CARRY LOOKAHEAD ADDER:

Presentazione sul tema: "CARRY LOOKAHEAD ADDER:"— Transcript della presentazione:

1 CARRY LOOKAHEAD ADDER:
UNIVERSITÀ DEGLI STUDI DI PAVIA FACOLTÀ DI INGEGNERIA CORSO DI LAUREA IN INGEGNERIA ELETTRONICA E DELLE TELECOMUNICAZIONI CARRY LOOKAHEAD ADDER: APPROCCIO DOMINO E FULLY-CMOS Relatrice: Prof.ssa CARLA VACCHI Correlatore: Dott. MARCO CASTELLANO Elaborato di Laurea di MATTEO MIOTTI Anno Accademico 2005/2006

2 (PROGETTO AL CALCOLATORE)
SOMMATORI DIGITALI (PROGETTO AL CALCOLATORE) 1a parte: Analisi dei vantaggi del “Carry lookahead adder” 2a parte: Studio dell’architettura domino 3a parte: Progettazione e dimensionamento dei circuiti in architettura domino e fully-CMOS 4a parte: Simulazione e valutazione delle prestazioni dei due circuiti

3 LA SOMMA IN COLONNA = = 1 0 1 1 0 = 0 1 = 1 =

4 RIPPLE CARRY ADDER (RCA)
FULL ADDER A B Cin S Cout 1

5 PROBLEMA “RIPPLE CARRY ADDER” PROBLEMA: parole lunghe!
t = 0 t = Tr t = 4*Tr t = 2*Tr t = 3*Tr Per eseguire una somma ad N bit sono necessari N tempi di ritardo (Tr) PROBLEMA: parole lunghe!

6 E’ POSSIBILE RISOLVERE QUESTO PROBLEMA?
UTILIZZO UN DIFFERENTE APPROCCIO CALCOLO TUTTI I RIPORTI DIRETTAMENTE DAGLI INGRESSI CALCOLO TUTTI I BIT DI SOMMA CONTEMPORANEAMENTE

7 CARRY LOOKAHEAD ADDER (CLA)
Cout0 = G0 + P0 · Cin0 Cout1 = G1 + P1 · (G0 + P0 · Cin0) Cout2 = G2 + P2 · (G1 + P1 · (G0 + P0 · Cin0)) Cout3 = G3 + P3 · (G2 + P2 · (G1 + P1 · (G0 + P0 · Cin0))) RIPORTI Couti = Cini+1 = Gi + Pi · Cini PROPAGATE Pi = Ai  Bi GENERATE Gi = Ai · Bi SOMME Si = Cini  Ai  Bi = Cini  Pi

8 CLA AD OTTO BIT SI UTILIZZANO DUE BLOCCHI PER IL CALCOLO DEI RIPORTI
A QUATTRO BIT E SI COLLEGANO IN CASCATA

9 “CARRY LOOKAHEAD ADDER”
VANTAGGIO: Aumento della velocità SVANTAGGI: Maggiore complessità Maggior numero di porte logiche utilizzate Maggiore potenza dissipata

10 CHE ARCHITETTURA UTILIZZO “CARRY LOOKAHEAD ADDER”?
PER REALIZZARE IL “CARRY LOOKAHEAD ADDER”? Tecnologia CMOS Fully-CMOS Domino

11 ARCHITETTURA DOMINO 1 Fase di valutazione 1 Fase di valutazione
Fase di valutazione 1 Fase di valutazione Fase di pre-carica ?

12 CONFRONTO FUNZIONAMENTO
Domino Fully-CMOS 1 1 ? 1 1 Logica dinamica

13 VANTAGGI E SVANTAGGI DELLA LOGICA DOMINO
Diminuzione del numero di transistori utilizzati per logiche con molti ingressi Aumento della velocità SVANTAGGI: Maggiore complessità Necessità di un segnale di temporizzazione Non tutte le porte logiche possono essere realizzate

14 CHARGE SHARING fase di pre-carica fase di valutazione

15 E’ possibile realizzare solo funzioni NON negate!
INVERTER IN CASCATA NON FUNZIONA!! 1 1 ? X 0 1 X 0 1 X 0 1 ? X 0 1 1 X 1 E’ possibile realizzare solo funzioni NON negate!

16 Posso eliminare gli inverter?
ARCHITETTURA DOMINO Posso eliminare gli inverter?

17 ZIPPER DOMINO

18 IN LOGICA ZIPPER DOMINO
INVERTER IN CASCATA IN LOGICA ZIPPER DOMINO 1 1 X 0 X 1 X 0

19 EX-OR

20 …TORNANDO ALLO SCHEMA DEL CLA

21 SCHEMA BLOCCHI IN LOGICA DOMINO

22 CIRCUITI RIPORTI C0 C1 C2 C3

23 MULTIPLE OUTPUT DOMINO LOGIC (MODL)

24 GENERATORE DI CLOCK Duty cicle = 50%

25 COME DIMENSIONO I TRANSISTORI?
OUT2 = B nor C Utilizzo una tecnologia con lunghezza minima di canale di 0,35 μm OUT1 = not A molteplicità

26 CIRCUITO FINALE IN LOGICA DOMINO

27 COSA E’ MIGLIORATO? Prima del dimensionamento Pre-carica del nodo
Dopo il dimensionamento

28 CIRCUITO FINALE IN LOGICA FULLY-CMOS

29 FASE DI VALUTAZIONE DELLE PRESTAZIONI
Circuito in logica domino Fully-CMOS Verifica corretto funzionamento e valutazione potenza media dissipata Verifica corretto funzionamento anche con tensione di alimentazione e temperatura non nominali

30 PROGRAMMI

31 PROGRAMMI

32 CONFRONTO PRESTAZIONI (SIMULAZIONI)
TABELLA RIASSUNTIVA Domino Fully-CMOS Frequenza di lavoro massima 500 MHz 400 MHz Transistori a canale P utilizzati 389 656 Transistori a canale N utilizzati 137 188 Area attiva occupata 870 m2 1390 m2 Potenza dissipata 3,2 mW 2,7 mW Potenza / Frequenza 6,4 W / MHz 6,75 W / MHz

33 LAVORO SVOLTO Studio della logica domino
con relativi problemi di implementazione e di alcuni suoi derivati (ZIPPER e MODL) Progettazione del “carry lookahead adder” sia in logica domino sia in fully-CMOS Simulazione circuiti utilizzando “OrCAD Capture CIS” Realizzazione di due programmmi attraverso l’utilizzo di “LabView” della “National Instruments” Simulazione del circuito in logica domino utilizzando l’interfaccia “Design FrameWork II” della ditta “Cadence” e il simulatore “Spectre” (lunghezza di canale minima di 130 nm, frequenza di funzionamento di circa 2 GHz)