G. RizzoSVT –Preventivi 2012, June 20 - 20111 SVT - Stato e Attivita’ 2012 Giuliana Rizzo Universita’ & INFN Pisa Attivita’ gruppo SVT per finalizzazione.

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1 G. RizzoSVT –Preventivi 2012, June 20 - 20111 SVT - Stato e Attivita’ 2012 Giuliana Rizzo Universita’ & INFN Pisa Attivita’ gruppo SVT per finalizzazione TDR Avanzamento Attivita’ Pisa 2011 Attivita’/Personale Pisa 2012 Impatto sui Servizi in Sezione Richieste Finanziarie Pisa, 20 Giugno 2011

2 G. RizzoSVT –Preventivi 2012, June 20 - 20112 The SuperB Silicon Vertex Tracker 2 SVT provide precise tracking and vertex reconstruction, crucial for time dependent measurements, and perform stand-alone tracking for low p t particles. Physycs performance and back. levels set stringent requirements on Layer0: –R~1.5 cm, material budget < 1% X 0,,, –hit resolution 10-15 um in both coordinates –Track rate > 5MHz/cm 2 (with large cluster too!), TID > 3MRad/yr Several options under study for Layer0 Design based on BaBar SVT: 5 layers silicon strip modules + Layer0 at small radius to improve vertex resolution and compensate the reduced SuperB boost w.r.t PEPII 40 cm 30 cm 20 cm Layer0 old beam pipe new beam pipe B  ,  =0.28, hit resolution =10  m  t resolution (ps)

3 G. RizzoSVT –Preventivi 2012, June 20 - 20113 SuperB SVT Layer 0 technology options Sensor Digital tier Analog tier Wafer bonding & electrical interconn. Striplets option: mature technology, not so robust against background occupancy. –Marginal with background rate higher than ~ 5 MHz/cm 2 –Low material budget, but module design quite complex and new FE chip development needed. Hybrid Pixel option: viable with some R&D –FE chip with 50x50 μm 2 pitch and fast readout architecture under development (4k pixel, ST 130 nm) –Pixel module deisgn with ~ 1%X 0 with present technology: further reduction of total material :FE chip, sensor, pixel bus under evaluation CMOS MAPS option: new & challenging technology. –Sensor & readout in 50 μm thick chip! –Extensive R&D (SLIM5-Collaboration) on Deep N-well devices 50x50μm 2 with in-pixel sparsification. Fast readout architecture implemented –CMOS MAPS (4k pixels) successfully tested with beams. Thin pixels with Vertical Integration: reduction of material and improved performance. –Two options are being pursued (VIPIX-Collaboration) DNW MAPS with 2 tiers Hybrid Pixel: FE chip with 2 tiers + high resistivity sensor

4 G. RizzoSVT –Preventivi 2012, June 20 - 20114 SVT Strategy  SVT Baseline –Striplets in Layer0 @ R~1.5 cm –5 layers of silicon strip modules (extended coverage w.r.t BaBar)  Upgrade Layer0 to thin pixel for full luminosity run  more robust against background occupancy  SVT Mechanics will be designed to allow a quick access/removal of Layer0  Several pixel options still open & under development: R&D continue in 2012 after TDR  decision on pixel technology in 2013  CMOS MAPS: continue R&D on readout speed and rad hardness (challenging for application in Layer0).  Hbrid Pixels: FE chip development 50x50 um pitch with fast readout and R&D on reduction of total module material below 1% X0.  Front-end chips for strip/striplets – could be critical –Clearer definition of the requirements for strip modules in the last months –Need to develop 2 new chips since existent chips do not match all the requirements : analog info, very high rates in inner Layers (up to 2 MHz/strip in L0) & short shaping time (25-100ns), long shaping time (0.5-1 us) in Layers 4-5 to reduce noise for long modules.

5 G. RizzoSVT –Preventivi 2012, June 20 - 20115 FE chip for strip/striplets Current Plan: Adapt readout architecture developed for pixel for strip readout chips: first proposal from Pisa. First studies performed and no evident showstopper up to now. F ull VHDL simulation of the chips for TDR (PV/PI/BO) For real chip development/construction need to get new manpower on board. Responsibility (still under discussion): –Analog Front-end: fast channels for L0-L3 PV/BG, slow channels L4-L5 MI –Control Logic-in strip (PI) –Readout architecture (BO) –Auxiliary blocks (all above+new manpower + blocks developed from CERN IBM 130 nm)

6 G. RizzoSVT –Preventivi 2012, June 20 - 20116 SVT Institutions Groups already working for the SVT: –Trieste: Silicon sensors, striplets, fanout –Pavia/BG: MAPS & FE chips (analog cells) –RomaIII: MAPS –Milano: fanout/pixel bus & peripheral electronics, SVT performance studies –Bologna: SVT DAQ, MAPS & FE chips (digital architecture). –Torino: testbeams mechanics. –Pisa: SVT coordination, MAPS & FE chips pixel & strip development (new idea, in-pixel logic, readout architecture, chips final layout, test of protorypes), module assembly & testing, SVT mechanics and cooling, testbeams. « New » groups getting involved: –Trento – pixel sensors, strip sensors –University of Insubria – Mi-B (fanout external layers) –Bari (Hybrid Pixel, other possible items) –Mi - C. Fiorini FE chips (analog cell external layers) –UK: QM (SVT mechanics, sensors? ), RAL (MAPS) –Strasbourg (MAPS)

7 G. RizzoSVT –Preventivi 2012, June 20 - 20117 Attivita’ SVT Pisa nell’ultimo anno Test Superpix0: chip di FE per pixel ibridi (32x128 pixels, 50 um pitch, ST 130 nm) interconnesso con bump-bonding a pixel n su p (FBK). ENC=80 e-, S/N=200 Pixel Ottimizzazione architettura readout per pixel ad integrazione verticale. –Logica in-pixel ideata da F. Morsani –Readout puo’ lavorare in data push mode o triggered mode. –Simulazione VHDL chip con target hit rate 100 MHz/cm2 (Layer0): Effi 99.9% data push Effi 98.2% trigger (6 us trigger latency)

8 G. RizzoSVT –Preventivi 2012, June 20 - 20118 Attivita’ SVT Pisa nell’ultimo anno Preparazione prossima sottomissione Chartered/Tezzaron vertical integration (VIPIX) –MAPS APSELVI (128x96) e FE HP Superpix1(32x128) 50 um pitch e stessa architettura di readout (data push & triggered) ottimizzata per Layer0 SuperB Primi test su MAPS con processo Chartered/Tezzaron 130nm –Processo con integrazione verticale 2 layer CMOS, –Strutture 2D con solo layer analogico in test Risultati promettenti –ENC ~ 45 e- –First estimate of MIP signal from test with Sr90 ~ 850 e- Pixel F. Morsani Preliminary

9 G. RizzoSVT –Preventivi 2012, June 20 - 20119 Attivita’ SVT Pisa nell’ultimo anno MAPS radiation hardness: charge collection studied after neutron irradiation up to ~ 7x10 12 n/cm 2 ~ eq. to 1 yr in Layer0 (no safety included!) Pixel Noise and gain not affected by neutron Signal degradation after each irradiation step studied with  Sr 90 source: –S/N  10 in last step –severe limitation for application in Layer0 MAPS S/N vs fluence Realizzazione di MAPS 2D con processo INMAPS (180 nm) –Processo con quadrupla well che scherma raccolta carica di n-well parassite (necessarie per logica in-pixel) in competizione con elettrodo di raccolta stessa architettura di readout ottimizzata per 3D (piu’ logica in-pixel grazie al layer digitale) –disponibile substrato ad alta resistivita’ per miglior raccolta di carica e resistenza alla radiazione. Sottomissione in corso con matrici 32x32 con readout digitale e 3x3 analogiche F. Morsani

10 G. RizzoSVT –Preventivi 2012, June 20 - 201110 Attivita’ SVT Pisa nell’ultimo anno Continua attivita’ design/test in lab TFD sui supporto modulo a pixel con cooling integrato basato su microcanali in fibra di carbonio  ulteriore mimimizzazione dei materiali Meccanica F. Bosi Module Microtubes 550  m assembled  Full and Net version tested at the TFD lab Attivita’ di design: Layer0 with striplets well advanced (constraints are tough!) Starting now on SVT general envelope & services Layer 0 quick demounting

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13 G. RizzoSVT –Preventivi 2012, June 20 - 201113 Complete striplets modules, supported by Cold Flange positioned on the Be beam-pipe

14 G. RizzoSVT –Preventivi 2012, June 20 - 201114 Attivita’ 2011 per finalizzazione TDR  stesura finale dec 2011 – feb 2012 Baseline: L0 striplets + strip L1-L5 Sensori: ottimizzazione geometria sensori a strip (TS) Fanout: Design dei fanout (dettagli L0, dimensioni ganging L1-L5), produzione primi prototipi Layer0 (MI, MI-B, TS) FE chips: (PV/MI/PI/BO) –simulazione VHDL architettura readout chip FE per strips –pttimizzazione S/N celle analogiche FE –definizione blocchi periferici FE chip: Power Management (Voltage regulators, DC-DC, LDO…), DACs, Serializer, LVDS Elettronica periferica: (MI) –definizione di tutti gli elementi della catena e produzione primi prototipi (HDI + encoder + serializer, tails, transition card + componenti optical link) DAQ (BO): definizione SVT FEB con componenti comuni ETD Meccanica SVT (PI-UK/QM): –design moduli layer1-5 (PI) –finalizzazione Layer0 striplets e accoppiamento beampipe (produzione primi prototipi) (PI) –SVT installation procedure & quick demounting (PI) –SVT cones and space frame (UK/QM)

15 G. RizzoSVT –Preventivi 2012, June 20 - 201115 Pixel options Testbeam Sett 2011 e analisi dati su varie strutture a pixel (PI/TS/BO/PV/TO) MAPS (PV/PI/BO) Test I Sottomissione INMAPS da ~Nov Test strutture 3D run pilota Chartered/Tezzaron Finalizzazione I sottomissione Chartered/Tezzaron Hybrid Pixel (PI/MI/BO) Assemblaggio e test multichip pixel module L0 pixel mechanics (PI) Produzione primi prototipi meccanici L0 pixel module con accoppiamento flange beam pipe Attivita’ 2011 per finalizzazione TDR  stesura finale dec 2011 – feb 2012 Nel TDR riportiamo lo stato degli R&D sulle varie opzioni a pixel Nel 2012 continua R&D sulle opzioni a pixel (vedi programma slides successive) e la decisione sulla tecnologia per pixel upgrade viene presa nel 2013

16 G. RizzoSVT –Preventivi 2012, June 20 - 201116 Construction phases (from BaBar experience) Design & prototype: 2012 baseline, –2012 R&D on pixels for L0 upgrade: technology choice in 2013 Procure and Fabricate (+test) (2013-14) –2013-2014-2015 for pixel upgrade Module Assembly & Det. Assembly (2015) –2016 for pixel upgrade Commissioning 2016 –2017 possible installation of pixel SVT Attivita’ 2012 Dopo il TDR (meta’ 2012) entriamo in fase di costruzione. Per la baseline e’ necessario costruire alcuni prototipi nel 2012 per finalizzare il design dell’intero rivelatore ed entrare in produzione con i vari componenti nel 2013 Per i pixel del Layer0 nel 2012 continua R&D sulle varie opzioni per arrivare alla decisione sulla tecnologia nel 2013

17 G. RizzoSVT –Preventivi 2012, June 20 - 201117 SVT Activities & prototypes in 2012 – Baseline SVT Baseline: prototypes to be built in 2012 –Sensors: meccanici per prototipi meccanici (meglio se anticipati al 2011) –FE chips for strip detector: first prototype(s) with analog cell + readout architecture (2x64 ch)+ peripheral blocks –Double layer fanout for striplets (final design), long fanout for arch –Prototipi “quasi finali” della catena elettronica periferica HDI (+ submission of encoder), tails, transition cards + optical link. –DAQ: 2 prototypes SVT FEB –Mechanics: Instrumentazione dei prototipi meccanici L0 (striplets/pixel), realizzati per TDR, per test termostrutturali con raffreddamento nel lab TFD (nuove richieste + integrazione per realizzazione L0 striplets module nuovo design TDR) Prototipo arco e test termostrutturali (integrazione richieste) Design finale dopo caratterizzazione termostrutturale prototipi per produzione componenti dal 2013 Design zona di interazione

18 G. RizzoSVT –Preventivi 2012, June 20 - 201118 SVT Activities & Prototypes in 2012 – Pixels Pixel options (prototypes needed for final decision on technology in 2013: MAPS vs HP): –Irradiation of INMAPS structures –Second run with INMAPS process –Thinner version Al Pixel bus –Bump bonding with thinner sensor/FE chips Produce epitaxial/edgless sensor for interconnection with Superpix1 (3D) Gain experience from ALICE upgrade on FE chip thinning with IZM Bump-bonding of Superpix1 (3D) with epitaxial/edgless sensors. –Mechanics: Test continuita’ supporti per pixel con cooling e test termostrutturali. Testbeam in 2012: –Probably the last possibility to have INMAPS structures on beams before the decision about pixel technology in 2013. –On test: INMAPS 32x32 and 3x3 matrix pre/post irradiation, Pixel module with 3 Superpix0, II run of Chartered/Tezzaron 3D MAPS? –If testbeam is postponed to beginning of 2013 we might have a strip module with prototype FE chips? –Testbeam requests could be sj on final decision on TB.

19 G. RizzoSVT –Preventivi 2012, June 20 - 201119 Dettaglio attivita’ SVT 2012 nelle altre Sezioni INFN nelle slides di backup

20 G. RizzoSVT –Preventivi 2012, June 20 - 201120 Pisa: Pixels, FE chips, Meccanica, Testbeam MAPS: –Test strutture I sottomissione INMAPS prima e dopo irraggiamento (neutroni e Co60). Nuova testboard veloce con traslatori LVDS adatta anche a testbeam 5k carriers 1KE + viaggi irraggiamenti? –Preparazione II sottomissione INMAPS (~25 mm2 – 70 kE + carriers 1kE) Hybrid Pixels: Assottigliamento/bump-bonding –Test di Superpix1 (3D) disponibile nel 2012. Carriers 1kE –Bump bonding FE chip Superpix1 (assottigliato ~ 100 um) con matrice sensori spessore standard (IZM 20-30 kE?). Test successivi. –Esploarare interconnessione Superpix1 (bump-bonding-VTT) su sensori epitassiali o edgless, in design ora ed adattabili al design di Superpix1, in collaborazione con TN-Bari. Definire dettagli. FE chips for strips/plets –Adattamento dell’architettura dei pixel alle strip e realizzazione della logica di controllo “in strip” per riempimento buffer. Sottomissione prototipo FE chip multicanale IBM 130 nm (finanziamento PV) –Realizzazione testboard e test prototipo (testboard/carriers 3+2kE) 2012 – Attivita SVT Pisa

21 G. RizzoSVT –Preventivi 2012, June 20 - 201121 2012 - Attivita SVT Pisa Realizzazione prototipi meccanici per pixel, end flange layer0 pixel, beam pipe lega leggera (finanziati 2011) Assemblaggio modulo a pixel a 3 chips e test funzionali elettrici con supporto con cooling integrato (finanziati 2011) Modulo a striplets meccanico: funzionale al TDR (feb 2012) gia’ finanziato (10 kE nel 2011), chiediamo integrazione +4 kE –Nuovo design: con HDI e supporto in composito con geometria piu’ complesse Meccanica: realizzazioni per TDR (  feb 2012) (+4kE)

22 G. RizzoSVT –Preventivi 2012, June 20 - 201122 2012 - Attivita SVT Pisa Meccanica: realizzazioni post TDR per entrare fase costruzione –Instrumentazione modulo L0 striplets e pixel per test in lab TFD per verificare solidita’ termostrutturale del design sotto cooling –Test di continuita’ sui supporti con cooling integrato per modulo pixel –Materiale per prototipi (microtubi e interfacce idrauliche) 5kE –Riscaldatori, termocoppie 5kE –Consumabili lab TFD 2.5 kE –Flussimetro ad effetto coriolis per misure portata nel range 30gr/min – 70 gr/min 4.5 kE (flussimetri per portate maggiori e minori gia’ disponibili, ma nuovi microcanali con Dh=200 um non testabili in questo range) TOT richieste TFD tests 17kE Archi layer esterni (costruzione nel 2012 dopo il design TDR) (gia’ finanziati con 12 kE) chiediamo integrazione +4KE dopo rivalutazione jigs necessari/ribs/end piece Metabolismo clean room 6 kE

23 G. RizzoSVT –Preventivi 2012, June 20 - 201123 Nel 2012 dopo tests TFD prototipi L0 pixel/striplets e realizzazione prototipo arco con verifica “solidita’” termostrutturale del design TDR, si procedera’ alla rivisitazione design dei moduli e design finali jigs per assemblaggio. Nuovi prototipi dei moduli da realizzare nel 2013 con componenti classe C di dimensioni finali. Consumi: 134+5sj TB –13 elect+25 mecc +70 MAPS + ?20 bump-bonding+6 clean room Missioni specifiche SVT: MI 4kE + 4 TB sj –Contatti ing mecc./elettr su FE chips ME 6kE+14 TB sj –Contatti ing mecc. SLAC interaction region/UK/ditte estere 2012 – Attivita’ SVT Pisa

24 G. RizzoSVT –Preventivi 2012, June 20 - 201124 SVT richieste preliminari IC submissions: 190 kE 84 kE FE chip strips (PV) 70 kE MAPS INMAPS (PI) 36 kE Encoder SoS (MI) MI- SVT(kE) ME-SVT(kE)Consumi (kE)INV (kE) SistemaSedeFTERich AssAsss.j.Rich AssAsss.j.Rich AssAsss.j.Rich As s s.j. SVT BO2.52 818.5 Milano5.39 17.0 108.0 21 Milano B - DTZ1.52 2.0 17.0 12 Pavia4.32 10.0 488.0 Pisa5.54 46.0 14134.0 5 RomaIII-DTZ0.2 Trieste4.32 23.0 617.0 2 Trento2.01 3.0 2.0 4 Bari2.03 5.0 TOT 27.725.0 6.038.0 32.0382.5 21.0 + 7 FTE w.r.t 2011

25 G. RizzoSVT –Preventivi 2012, June 20 - 201125 Richieste ai servizi di Sezione Calcolo : supporto Elettronico : 0.8 FTE –Morsani 50%: pixel & strip Front-end chips design, Testboard, Testbeam –Beccherle 20-30%: pixel & strip Front-end chips development Meccanico : 1.6 FTE SVT+1.3 FTE –Bosi(60%), Disegnatore(100%) : 1.6 FTE –Simulazione/Design Prototipi: Supporto/Cooling Layer 0 pixel Layer0 striplets Prototipi archi –Design SVT –Raffaelli (70%), Moggi(50%) –Attivita’ integazione detector SuperB Alte Tecnologie : 2.2 FTE –Caratterizzazione prototipi su testbench TFD: 50% –Assemblaggio saldatura moduli prototipi Layer0 pixel/striplets: 120% –Assemblaggio modulo prototipo arco layer esterno: 50% Officina : 1.5 FTE –Lavorazione prototipi Layer0, modelli beam pipe (Al) raffreddata, Jigs per produzione moduli pixel/ striplets/archi

26 G. RizzoSVT –Preventivi 2012, June 20 - 201126 Responsabilita’ SuperB a Pisa 1.M.A.Giorgi: Coordinamento Progetto SuperB 2.F.Forti: Coordinamento Detector SuperB, Resp. Nazionale P-SuperB 3.G.Rizzo: SVT Convener – Resp. P-SuperB Pisa 4.E.Paoloni: MDI/Background Co-Convener 5.J. Walsh: Physics Co-Coordiantor 6.A.Lusiani: Tau physics Co-Convener 7.A.Fella: Distributed Computing Tools 8.F. Bosi: SVT Mechanical System Engineer 9.F. Raffaelli: Integration Engineer 10.L. Lilli: Segreteria Management

27 G. RizzoSVT –Preventivi 2012, June 20 - 201127 Personale e Percentuali 2012 2012SuperB C. Angelini PO50% G. Batignani PO80% S. Bettarini RU50% G. Casarosa DOTT30% A. Cervelli Ass.40% F. Forti PA70% A. Fella Ass.100% M. Giorgi PO60% A. Lusiani RU50% B. Oberhof DOTT.30% E. Paoloni RU50% A. Perez Ass.70% G. Rizzo RU60% J. Walsh I RIC INFN50% FTE Fisici7.9 20 persone (14 fisici + 5 ing + 1 segr.) -> 7.9 FTE Fis. - 2.8 FTE Tecn. Sez. = 10.8 FTE (+2FTE w.r.t 2011) F. Bosi*60% F. Morsani 40% R. Beccherle20-30% F. Raffaelli70% A. Moggi50% FTE Tecnologi2.9 Richieste tecnologi:

28 G. RizzoSVT –Preventivi 2012, June 20 - 201128 Richieste Missioni P-SuperB Pisa 2012 Prima stima spese miss. 2012: Metabolismo (FTE) copre 1 workshop meeting generali aggiuntivi (10 resp + ~1/2 restanti + Specifiche SVT Dismantling/reuse BaBar Impegni prob. responsabili Missioni internekE Metabolismo Pisa, 1.5kEx10.8 FTE16 Riunione Collaborazione per 15 persone (10 responsabili + 5)12 SVT - Contatti Ingegneri mecc. + electr per FE chips4.0 SVT preparazione testbeam BO4.0 Responsabilita' (8)8.0 MI totale44 Missioni esterekE Metabolismo Pisa, 5.4kE*10.8 FTE58 Riunione Collaborazione per 15 persone (10 responsabili + 5)22.5 SVT Contatti Ing-per meccanica SVT (SLAC+UK)4.0 SVT Contatti Ingegneri con ditte esterne2.0 SVT Testbeam CERN 3.5 mu14 Dismantling BABAR/PEPII SuperB 4 mu21.5 Responsabilita' (8)16.0 ME totale138

29 G. RizzoSVT –Preventivi 2012, June 20 - 201129 Richieste Consumi P-SuperB Pisa 2012 ConsumikE Metabolismo 1.7kE * 10.9 FTE18.5 SVT Mantenimento clean room6.0 SVT testboard multipourpose (chip pixel nuova generazione) alta velocita' (150MHz) con traslatori LVDS per testbeam5.0 SVT carriers INMAPS1.0 SVT: Carriers INMAPS II1.0 SVT: carriers Superpix1 con sensore bump-bondato1.0 SVT testboard (3kE) e carriers (2kE) 2 prototipi FE chip per strip5.0 SVT: Sottomissione INMAPS II70.0 SVT: bump-bonding FE pixel chip assottigliato con sensori20.0 SVT: meccanica integrazione per realizzazione modulo striplets con design TDR4.0 SVT: meccanica integrazione per realizzazione arco con design TDR4.0 SVT: materiale per instrumentazione moduli prototipi e test termostrutturali lab TFD (riscaldatori, termocoppie)5.0 SVT: meccanica microtubi in carbonio per prototipi 3.5 e interfacce idrauliche relative 1.55.0 SVT: test continuita' supporti con cooling per pixel consumi TFD2.5 SVT: flussimetro a effetto coriolis per range di portata 30-70 gr/min (nuovi microcanali con diametro 200 um)4.5 SVT allestimento testbeam (meccanica + elettronica)5.0 total157.5 13 kE elettr 25 kE mecc

30 G. RizzoSVT –Preventivi 2012, June 20 - 201130 backup

31 G. RizzoSVT –Preventivi 2012, June 20 - 201131 Dettaglio attivita’ SVT 2012 Sezioni INFN

32 G. RizzoSVT –Preventivi 2012, June 20 - 201132 2012 - Attivita’ SVT Trieste Trieste: Sensori, Fanout, Tails Sensori: –finalizzazione del TDR con ottimizzazione dei sensori (fine 2011) –design delle maschere dei sensori da meta’ 2012 (collaborazione con TN, Con QM?). –Collaborazione all’attivita’ sui sensori a pixel (HP option) epitassiali ed edgless. –Richieste per wafer Si da cui ritagliare sensori meccanici per realizzazione prototipi striplets e per modulo ad arco. Coordinamento con MI e Insubria per attivita’/ responsabilita’ su fanout, tails. Splitting possibile Layer0 MI + L1-5 TS/MiB-Insubria. Collaborazione irraggiamenti con neutroni su MAPS Partecipazione testbeam pixel 2012 (telescopio)

33 G. RizzoSVT –Preventivi 2012, June 20 - 201133 2012 - Attivita’ SVT Trieste Consumi e SW: 14+3+2sj kE - 4 keuro Wafer di silicio 200um per prototipi meccanici moduli Layer0 - 7 keuro Prototipi tails Layer esterni - 3 keuro Attrezzature di test per tails e fanout - 2 keuro s.j. Materiale vario per Beam Test - 1.2 keuro Manutenzione annuale SW progettazione sensori (Mentor Graphics) - 1.8 keuro Manutenzione annuale SW simulazione sensori (Synopsys Advanced TCAD) Trasporti - 0.5 keuro Spedizioni per irraggiamenti a Lubiana Missioni specifiche SVT: MI 2kE - 1 keuro Coordinamento con gruppo di Milano - 1 keuro s.j. Test di sistema Beam Test a Bologna ME 3+6sj - 3 keuro Contatti con almeno due fornitori esterni di sensori (ad es. Micron, CIS) - 6 keuro s.j. per Beam Test Personale: FTE 3.4 Ric + 0.9 Tecn. FTE: 0.8 Livio Lanceri PO, 0.8 Luciano Bosisio PA, 0.8 Lorenzo Vitale RU, 0.4 Erik Vallazza I Tecn., 0.5 Irina Rashevskaya Tecn. stabilizzando INFN, 1.0 Barbara Liberti Ric. INFN (??)

34 G. RizzoSVT –Preventivi 2012, June 20 - 201134 2012 - Attivita’ SVT Milano Bicocca (Insubria) Insubria-MiB: Fanout Coordinamento con MICe e Trieste per attivita’/ responsabilita’ su fanout. Splitting possibile Layer0 MI + L1-5 MiB-Insubria/TS –Realizzazione prototipi fanout layer esterni Partecipazione testbeam 2012 ? Consumi: 12 kE produzione fanout CERN + controllo e correzione corti TVR Schio 12 kE produzione fanout TVR Schio sj a buona risucita test run 2011 5 kE assemblaggio prototipi elettricamente funzionanti con sensori e ASIC gia’ disponibili (componenti e schede di test) Missioni specifiche SVT: MI 2kE Contatti con TS per definizione fanout ME 2KE Cern per fanout + partecipazione testbeam da definire Personale: Dtz. FTE 1.5 Ric Michela Prest ric 0.5 + 0.5x2 dottorandi

35 G. RizzoSVT –Preventivi 2012, June 20 - 201135 Pavia/Bergamo: FE chips, Pixels Strip: design dei canali analogici veloci (25-100 ns) per lettura Layers0-1-2-3. Interesse di C. Fiorini MI per il design canali analogici per layers4-5 (1 us). FE chip strips: sottomissione IBM 130 nm: prototipi multicanale (2x64ch) con le due versioni dell’analogico e architettura di readout per strip (con MI-PI-BO) + test blocchi periferici da inserire nel chip. – 64 channels for each front-end (fast and slow) in a single or two separate test chips are needed to fully understand power distribution problems 2012 - Attivita’ SVT Pavia/BG Test I sottomissione INMAPS + irraggiamento Co60 (+ neutroni) e test II sottomissione INMAPS Personale: FTE 0.5 Ric + 3.8 Tecn

36 G. RizzoSVT –Preventivi 2012, June 20 - 201136 2012 - Attivita’ SVT Pavia/BG Missioni interne SVT Contatti sviluppi chip e test Pisa2kE Missioni all’estero SVT Meeting con gruppi di ricerca a RAL e Strasburgo su tecnologia INMAPS (1 mese uomo) 5 kEuro Meeting con IC design group del CERN su tecnologia IBM 130 nm (1 mese uomo) 5 kEuro Partecipazione a test beam (4 settimane uomo)4 kEuro sj ConsumoSviluppo di fast front-end e slow front-end per striplets/strips, 28 mm 2 * 3 kEuro/mm 2 (64 canali per prototipo + blocchi ausiliari, i.e. DC-DC converter, LDO regulator, LVDS transceiver) 84 kEuro Realizzazione di PCB per caratterizzazione di prototipi e test di radiation hardness 4 kEuro

37 G. RizzoSVT –Preventivi 2012, June 20 - 201137 2012 – Attivita SVT Milano Milano: Elettronica periferica, FE chips per layer esterni 2011 (  perTDR) realizzazione primi prototipi della catena (finanziamenti 2011): –fanout layer0 (ditta non CERN), HDI (Aurel) con encoder + serializzatore LOC1, –tails con cavetti, prototipo transition cards con componenti ottici (ancora da capire distribuzione del power e dettagli sul trigger). Realizzazione interfaccia PCB per test modulo pixel multichip Superpix0(per TDR) Nel 2012 realizzazione prototipi “quasi finali” della catena: –fanout Layer0, tail Layer0, HDI (tutti layers), transition card –II iterazione thin Al pixel bus (thinner Al power planes and fewer layers) Progetto encoder (Silicon on Sapphire) (Liberali/Stabile MI, + interesse di altri membri SuperB). Sottomissione IC. Progetto e realizzazione del prototipo di FE chip per strip layer esterni in collaborazione con PV/PI/BO. Test dei prototipi.

38 G. RizzoSVT –Preventivi 2012, June 20 - 201138 2012 – Attivita SVT Milano Consumi 5+100+3 kE 5kE FE chips (carriers/testboard/componenti) 25kE HDI : 20 kE II iterazione prototipi “quasi finali” + 3kE componenti + 2kE completamento test setup 36kE progetto encoder (Silicon on Sapphire) (Liberali/Stabile MI, + interesse di altri membri SuperB). Sottomissione IC 16kE fanout Layer0 14kE II iterazione + 2 kE test setup 7 kE tails: II iterazione tails “quasi finali” Layer0 4kE transition card: II iterazione transition card 2kE consumi laboratorio 9kE II iterazione THIN Al pixel bus (thinner Al power planes and fewer layers) 3kE SW Microwave Office per la progettazione di circuiti ad alta frequenza Inventariabile 21 kE PG3A Missioni specifiche SVT: MI 9 kE –3 kE sviluppo chip FE con PV/PI/BO –6kE = 1kE HDI, 0.5 - BO data link, 0.5 - PV power distribution, 2 – TS esternal layers, 2 –NA misure su link. ME 17 kE –4kE CERN bus dev & link. –13kE Dallas – serializer/driver/receiver + test Personale: FTE 2 Ric + 3.3 Tecn.

39 G. RizzoSVT –Preventivi 2012, June 20 - 201139 2012 - Attivita’ SVT Bologna Bologna: DAQ, FE chips, Pixels DAQ boards (FEB) for SuperB (DAQ Maintainance for beam tests) FE chips per strips: sviluppo architettura readout e sottomissione prototipo chip FE multicanale. MAPS: II sottomissione INMAPS Partecipazione testbeam pixel 2012 Consumi 16+2.5 kE Prototipo scala reale FEB board –Diversi elementi ancora da definire a livello di esperimento (VME, L1, FTCS, ECS, link ottici) Costo stimato 2 prototipi (12+2 links): 14 ke Metabolismo per laboratorio: 2 ke Licenze sw per microelettronica: 2.5 ke licenze floating Europractice per CAD Cadence, Synopsys e Mentor Graphics Trasporti per testbeam Missioni specifiche SVT: MI 2kE –Contatti Pisa per test prototipi chip pixel/strip ME 8kE sj testbeam Personale: SVT FTE 2 Ric + 0.5 Tecn. FTCS, ECS protocols unknown. To be decided experiment-wide Large FPGA for data shipping and monitoring VME FPGA or uCPU might be included in the large FPGA. DAQ link 2.5 Gbit/s L1/Spare DAQ link 4x1 Gbit/s FE links Small FPGA Memory Large FPGA Gb ethernet VME FPGA Or uCPU VME? FTCS interface ECS interface Clear roles of these boards: Provide an interface for chip programming Data reading (push/pull modes) Handling of trigger information Chip synchronization SVT-wide Known pieces to implement: Clock reception and distribution (details?) 12x1 Gbit/s and 2x2.5 Gbit/s optical links onboard Storage memory (>128 Mbytes) for event handling

40 G. RizzoSVT –Preventivi 2012, June 20 - 201140 2012 - Attivita’ SVT Bari Bari: Hybrid Pixel Collaborazione attivita’ design/assottigliamento sensori a pixel epitassiali ed edgless. Sinergia con attivita’ upgrade di Alice. Possibile run a FBK in collaborazione Alice/SuperB (BA-TN-TS) Interconnessione bump-bonding (IZM) con chip FE (ALICE) assottigliati a ~ 100 um Possibile interesse ad allargare le attivita’ anche su –Costruzione moduli a strip SVT –Elettronica periferica Situazione piu’ chiara dopo incontro di Sezione a Bari 21/6 Personale: ~ 2 FTE Consumi: ~5 kE Testboard/componenti per test funzionali chip assottigliati Missioni specifiche SVT: MI ~3kE contatti con collaboratori TS/TN sensori, PI mecc, Mi ele Altre missioni per partecipare ai meeting di collaborazione come da metabolismo.

41 G. RizzoSVT –Preventivi 2012, June 20 - 201141 2012 - Attivita’ SVT Trento Trento: Sensori pixel, strip Collaborazione all’attivita’ sui sensori a pixel (HP option) epitassiali ed edgless. Design di sensori con geometria adatta all’inteconnessione con chip Superpix1 32x128. design delle maschere dei sensori a strip per produzione da meta’ 2012 (collaborazione con TS, Con QM?). Personale: ~ 2 FTE Consumi: ~2 kE Laboratorio Inventariabile: ~4 kE Workstation per simulazioni Missioni specifiche SVT: MI ~1kE contatti con collaboratori ME 2kE contatti IZM

42 G. RizzoSVT –Preventivi 2012, June 20 - 201142 2012 - Attivita’ SVT RomaIII RomaIII: MAPS Da definire attivita’ specifiche

43 G. RizzoSVT –Preventivi 2012, June 20 - 201143 Pixel for Layer0 Several options still open & under development  decision on technology in 2013 Hybrid pixels: more mature and rad hard but with higher material budget –R&D on FE chip 50x50 um pitch with fast readout ongoing (INFN – SuperB SVT group) –Pixel module design with ~ 1% X0 with present technology –Evaluate reduction of material in silicon & pixel bus: ALICE ITS upgrade ( Bari interest ) CMOS MAPS: newer technology potentially very thin, readout speed and rad hardness challenging for application in Layer0. –R&D on DNW MAPS with sparsified fast readout well advanced (INFN – SuperB SVT group) –New submission in July with INMAPS CMOS process with high resistivity substrate & quadruple well  to improve radiation hardness & charge collection efficiency. Other groups interested in MAPS option for Layer0: RAL + Strasbourg Clearer definition of requirements for Layer0 pixels: Physics: Resolution of 10-15 um in both coordinates Total material budget <= 1% X 0 Radius ~1.3-1.5 cm Background (x5 safety included) Rate ~100-300 MHz/cm2 depends on radius and sensor thickness –Timestamp of 1 us  5-10 Gbit/s link TID ~ 15Mrad/yr Eq. neutron fluence: 2.5 10 13 n/cm 2 /yr –Standard CMOS MAPS marginal

44 G. RizzoSVT –Preventivi 2012, June 20 - 201144 Where we are on CMOS MAPS R&D Use of vertical integration (2 CMOS layers interconnected) to improve performance: –higher sensor efficiency, –more complex readout architecture possible. First 3D MAPS with vertical integration (Chartered/Tezzaron 130 nm) almost ready after long delay (due in Feb. 2011) New Chartered/Tezzaron run in preparation (June 2011) with: –larger CMOS MAPS matrix (128x100) –optimized analog cell –new readout architecture (data push & triggered version) MAPS radiation hardness: charge collection studied after neutron irradiation up to ~ 7x10 12 n/cm 2 Development of DNW MAPS on single CMOS layer (ST 130 nm) well advance (50x50 um pitch + sparsified fast readout).

45 G. RizzoSVT –Preventivi 2012, June 20 - 201145 Where we are on Hybrid Pixels R&D First Front-End chip with 50x50 um pitch and a fast sparsified readout realized with ST 130 nm process (32x128 pixels). Chip tested before and after the connection with a 200 um high resistivity sensor matrix with excellent results. Next FE chip in preparation with vertical integration process (Chartered/Tezzaron 130 nm - June 2010) to split functionalities on two CMOS layers (analog/digital): –optimized pixel cell –new readout architecture (data push & triggered version) Prototype hybrid pixel module in preparation: –Bump-bonding of 3 FE chips with sensor matrix –Finalize Al bus design for prototype module

46 G. RizzoSVT –Preventivi 2012, June 20 - 201146 Results on Superpix0 Gain(by C inj scans): –38.0 mVfC with sensor (6 % dispersion), 40.9 mV/fC w/o sensor (5 %) Noise (ENC= RMS noise /Gain): –66 e- w/o sensor, 81 e- with sensor  S/N = 200! Threshold dispersion (RMS baseline /Gain): –478 e- w/o sensor - 482 e- with sensor –Pixel threshold tuning circuit implemented in the next design CHIP12: all ch. working CHIP19 5 defects on 2 chips 6 x 10 -4

47 G. RizzoSVT –Preventivi 2012, June 20 - 201147 1 MeV neutron@Lubiana -Irradiation set-up and test structure meas. by Trieste Group -Laser scan by the Pavia Group -Test with radioactive sources (Sr 90 & Fe 55 ) by the Pisa Group -Latest step: total fluence = 6.7 10 12 n/cm 2 Update on the irradiation with neutrons of DNW-MAPS 1 nominal year (PAIRS background) Expected eq. fluence:  ~ 5 x 10 12 n/cm 2 no safety included! Layer0 BKG simulation: (by R.Cenci, Elba2010 meeting) S. Bettarini - PI

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49 G. RizzoSVT –Preventivi 2012, June 20 - 201149 SuperB SVT DAQ link 2.5 Gbit/s L1/Spare DAQ link 4x1 Gbit/s FE links Small FPGA Memory Large FPGA Gb ethernet VME FPGA Or uCPU VME? FTCS interface ECS interface