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Una rete sequenziale asincrona è dotata di due ingressi X1, X2 e di un’uscita Z. I segnali X2 e X1 non cambiano mai di valore contemporaneamente. Il segnale.

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Presentazione sul tema: "Una rete sequenziale asincrona è dotata di due ingressi X1, X2 e di un’uscita Z. I segnali X2 e X1 non cambiano mai di valore contemporaneamente. Il segnale."— Transcript della presentazione:

1 Una rete sequenziale asincrona è dotata di due ingressi X1, X2 e di un’uscita Z. I segnali X2 e X1 non cambiano mai di valore contemporaneamente. Il segnale d’uscita Z può modificare il suo valore solo quando si verifica o un fronte di salita di X1 o un fronte di salita di X2: nel primo caso si deve avere Z=1, nel secondo Z=0. 1

2 Si tratta di una rete di tipo Moore in quanto l’uscita dipende unicamente dagli stati. Di seguito sono riportate la tabella degli stati e la tabella triangolare AE-B H-CB -ECD A-CD AEF- -GFB HGF- HE-B X1 X2 A B F G H C E D BD ---- CF ---- CF ---- GE C D E F G H A CDEF G α: [AE] δ: [FG] β: [BH] γ: [CD]

3 ααδβ βαγβ ααγγ βδδβ 3 Tabella delle transizioni ridotta X1 X2 Y1 Y2 α: 00 Β: 11 γ: 01 δ: 10 α Β γ δ X1X2 Si può vedere che ci sono delle corse critiche causate dalle transizioni indicate dalle frecce rosse. Nel caso in cui ci trovassimo nello stato 11 stabile per ingressi 00 e si presentasse l’ingresso X1=0 e X2=1, ci dovremmo portare allo stato 00. Si possono quindi presentare 2 casi: se cambia prima Y1 la rete si porta nello stato 00 (stabile con configurazioni d’ingresso 01) passando per lo stato 01 (freccia verde). Se cambia prima Y2 si arriva allo stato 10(freccia gialla tratteggiata), stabile con quelle configurazioni d’ingresso! Discorso analogo si può fare con la seconda corsa critica

4 Al fine di eliminare le corse è opportuno aggiungere un’ulteriore variabile di stato (codifica ridondante) e ricodificare gli stati. TABELLA DELLE TRANSIZIONI α: 000 β: 001 δ : 010 γ : 100 X1 X2 Y3 Y2 Y

5 MAPPE DI KARNAUGH E SINTESI X1 X2 Y2 Y1 α 00 β 01 δ 10 γ X1 X2 Y2 Y y3=0 y3= USCITA: Y2Y1 Y3 0 1 Z = Y1 + Y2 Y1 = X1!X2!Y3 + X1Y1!Y3 + !X2Y1 + !X2Y2 Y2 = Y2!Y1 + X1X2!Y1!Y3 Y3 = X1X2Y1 + X1Y3

6 SCHEMATICO 6

7 TESTBENCH 1/3 7

8 TESTBENCH 2/3 8

9 TESTBENCH 3/3 9

10 SIMULAZIONE BEHAVIOURAL 10 Nella simulazione behavioural, come si può notare dalle zone evidenziate, le variabili di stato cambiano contemporaneamente senza passare per stati temporanei poiché in questo tipo di simulazione non si tiene conto che le variabili di stato di fatto commutano in istanti diversi, anche se molto brevi. Inoltre l’uscita cambia istantaneamente in quanto non viene considerato il ritardo causato dalla complessità della rete e dalla tecnologia del dispositivo.

11 SIMULAZIONE POST-ROUTE 1/2 11 Poiché questa simulazione è di tipo post-route, vengono considerati i ritardi sulle uscite causati dalla complessità della rete e dalla tecnologia del tipo di FPGA scelto. Il ritardo è di circa 10 ns.

12 SIMULAZIONE POST-ROUTE 2/2 12 Ora le variabili di stato non cambiano contemporaneamente, ma passano per stati temporanei. *in questo caso inizialmente la rete si trova nello stato y3=0 y2=0 y1=1 stabile per configurazioni d’ingresso X1=1 e X2=0. Ad un certo istante X2 commuta quindi la rete, per portarsi allo stato y3=1 y2=0 y1=0, passa per un tempuscolo attraverso lo stato temporaneo, y3=1 Y2=0 y1=1.


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