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EE141 1 Logica CMOS Statica Circuiti Integrati Digitali L’ottica del progettista Jan M. Rabaey Anantha Chandrakasan Borivoje Nikolic.

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1 EE141 1 Logica CMOS Statica Circuiti Integrati Digitali L’ottica del progettista Jan M. Rabaey Anantha Chandrakasan Borivoje Nikolic

2 EE141 2 Circuiti CMOS Statici  In ogni istante (ad eccezione delle transizioni) ciascuna uscita è connessa o a massa o a V DD attraverso un cammino a bassa resistenza  Le uscite delle porte logiche assumono in ciascun istante i valori della funzione booleana svolta dal circuito (a meno dei transitori di commutazione)  Al contrario, il funzionamento dei circuiti dinamici si basa sul temporaneo immagazzinamento in nodi capacitivi in alta impedenza

3 EE141 3 Logica CMOS Statica Complementare V DD F(In1,In2,…InN) In1 In2 InN In1 In2 InN PUN PDN Solo PMOS Solo NMOS PUN e PDN sono reti logiche duali … …

4 EE141 4 Connessione di NMOS in serie/parallelo I transistor possono essere pensati come interrutori controllati dai segnali di ingresso L’interruttore NMOS è chiuso quando l’ingresso è alto XY AB Y = X se A and B = vero X Y A B Y = X se A or B = vero I transistor NMOS conducono 0 “forti” ma 1 “deboli”

5 EE141 5 Connessione di PMOS in serie/parallelo

6 EE141 6 Caduta di V t V DD V DD  0 PDN 0  V DD CLCL CLCL PUN V DD 0  V DD - V Tn CLCL V DD V DD  |V Tp | CLCL S DS D V GS S SD D

7 EE141 7 Circuiti CMOS complementari Il PUP è la rete duale del PDN (dimostrabile con il teorema di DeMorgan) Le porte logiche complementari sono invertenti

8 EE141 8 Esempio: Porta NAND

9 EE141 9 Esempio: Porta NOR

10 EE Porta Logica Arbitraria OUT = D + A (B + C) D A BC D A B C

11 EE Costruire una porta logica complementare Rete di pull-down Scomposizione in serie e parallelo di sottoreti Porta logica completa

12 EE Proprietà della logica CMOS statica complementare  Swing logico completo da 0 a V DD ; margini di rumore elevati.  I livelli logici di tensione sono indipendenti dalle dimensioni dei MOS  Esiste sempre un cammino a bassa impedenza verso massa o V DD in condizioni stazionarie; bassa impedenza di uscita  Impedenza di ingresso elevata; corrente assorbita praticamente nulla  In condizioni stazionarie non esiste alcun cammino diretto tra massa e V DD; consumo statico nullo  Il tempo di ritardo è funzione della resistenza e della capacità di uscita

13 EE Modello ad interruttore A R eq A RpRp A RpRp A RnRn CLCL A CLCL B RnRn A RpRp B RpRp A RnRn B RpRp A RpRp A RnRn B RnRn CLCL NAND2 INV NOR2

14 EE Tempo di ritardo e configurazione degli ingressi  Il tempo di ritardo dipende dalla configurazione degli ingressi  Transizione 0  1  Entrambi gli ingressi a 0 –t p = 0.69 R p /2 C L  Un solo ingresso a 0 –t p = 0.69 R p C L  Transizione 1  0  Entrambi gli ingressi a 1 –t p = R n C L CLCL B RnRn A RpRp B RpRp A RnRn

15 EE Dimensionamento dei transistor CLCL B RnRn A RpRp B RpRp A RnRn B RpRp A RpRp A RnRn B RnRn CLCL

16 EE Dimensionamento dei MOS in una porta logica arbitraria OUT = D + A (B + C) D A BC D A B C

17 EE Tempo di ritardo e capacità dei nodi interni  Il tempo di ritardo dipende dalla configurazione degli ingressi  Transizione 0  1  Entrambi gli ingressi a 0 –t p = 0.69 R p /2 C L  Un solo ingresso a 0 –t p = 0.69 R p C L  Transizione 1  0  A=1 e B: 0  1 –Cint è già scarica –t p = R n C L  B=1 e A: 0  1 –Necessario scaricare anche Cint –t p = R n C L +0.69R n C int  A=B: 0  1 –t p = R n C L ?? CLCL B RnRn A RpRp B RpRp A RnRn C int

18 EE The Elmore Delay

19 EE The Ellmore Delay RC Chain

20 EE Fan-in e Fan-out N Fan-out N Fan-in M M

21 EE Effetto del Fan-In sul tempo di ritardo DCBA D C B A CLCL C3C3 C2C2 C1C1 Modello RC distribuito (Ritardo di Elmore) t pHL = 0.69 R eqn (C 1 +2C 2 +3C 3 +4C L ) Il tempo di ritardo si degrada rapidamente con l’aumentare del fan-in: con il quadrato del fan-in nel caso peggiore

22 EE t p in funzione del Fan-In t pL H t p (psec) fan-in Evitare porte con fan-in maggiore di 4 t pHL quadratico lineare tptp

23 EE t p in funzione del Fan-Out t p NOR2 t p (psec) eff. fan-out Tutte le porte hanno la stessa resistenza di uscita t p NAND2 t p INV

24 EE t p in funzione del Fan-In e del Fan-Out  Fan-in: dipendenza quadratica a causa dell’aumento di resistenza e capacità  Fan-out: ciascuna porta inserita all’uscita, aggiunge due capacità di gate in C L t p = a 1 FI + a 2 FI 2 + a 3 FO

25 EE Ottimizzazione delle porte logiche: metodologie di progetto (1)  Dimensionamento dei transistor  Finché la capacità esterna è dominante  Dimensionamento progressivo In N CLCL C3C3 C2C2 C1C1 In 1 In 2 In 3 M1 M2 M3 MN Rete RC distribuita M1 > M2 > M3 > … > MN (il MOS più vicino all’uscita è il più piccolo) È possibile ridurre il ritardo fino al 20%;

26 EE Ottimizzazione delle porte logiche: metodologie di progetto (2)  Riordino degli ingressi C2C2 C1C1 In 1 In 2 In 3 M1 M2 M3 CLCL C2C2 C1C1 In 3 In 2 In 1 M1 M2 M3 CLCL Cammino critico carica 1 0101 1 Il tempo di ritardo dipende dalla scarica di C L, C 1 e C 2 Il tempo di ritardo dipende solo dalla scarica di C L 1 1 0101 carica scarica Cammino critico scarica

27 EE Ottimizzazione delle porte logiche: metodologie di progetto (3)  Architettura del circuito F = ABCDEFGH

28 EE Ottimizzazione delle porte logiche: metodologie di progetto (4)  Impiego di buffer CMOS CLCL CLCL


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