Circuiti Integrati Digitali L’ottica del progettista

Presentazione sul tema: "Circuiti Integrati Digitali L’ottica del progettista"— Transcript della presentazione:

1 Circuiti Integrati Digitali L’ottica del progettista
EE141 Circuiti Integrati Digitali L’ottica del progettista Jan M. Rabaey Anantha Chandrakasan Borivoje Nikolic Logica CMOS Statica

2 EE141 Circuiti CMOS Statici In ogni istante (ad eccezione delle transizioni) ciascuna uscita è connessa o a massa o a VDD attraverso un cammino a bassa resistenza Le uscite delle porte logiche assumono in ciascun istante i valori della funzione booleana svolta dal circuito (a meno dei transitori di commutazione) Al contrario, il funzionamento dei circuiti dinamici si basa sul temporaneo immagazzinamento in nodi capacitivi in alta impedenza

3 Logica CMOS Statica Complementare
EE141 Logica CMOS Statica Complementare VDD In1 Solo PMOS In2 PUN … InN F(In1,In2,…InN) In1 In2 PDN … Solo NMOS InN One and only one of the networks (PUN or PDN) is conducting in steady state PUN e PDN sono reti logiche duali

4 Connessione di NMOS in serie/parallelo
EE141 Connessione di NMOS in serie/parallelo I transistor possono essere pensati come interrutori controllati dai segnali di ingresso L’interruttore NMOS è chiuso quando l’ingresso è alto A B Y = X se A and B = vero X Y A B X Y = X se A or B = vero Y I transistor NMOS conducono 0 “forti” ma 1 “deboli”

5 Connessione di PMOS in serie/parallelo
EE141 Connessione di PMOS in serie/parallelo X Y A B Y = X se and = A + B = vero or AB = vero I transistor PMOS conducono 1 “forti” ma 0 “deboli” L’interruttore PMOS è chiusi quando il l’ingresso è basso

6 Caduta di Vt VDD VDD PUN VDD 0  VDD 0  VDD - VTn VGS CL CL PDN
EE141 Caduta di Vt VDD VDD PUN S D VDD D S 0  VDD 0  VDD - VTn VGS CL CL PDN VDD  0 VDD  |VTp| Why PMOS in PUN and NMOS in PDN … threshold drop NMOS transistors produce strong zeros; PMOS transistors generate strong ones VGS CL CL D S VDD S D

7 Circuiti CMOS complementari
EE141 Circuiti CMOS complementari Il PUP è la rete duale del PDN (dimostrabile con il teorema di DeMorgan) Le porte logiche complementari sono invertenti

8 EE141 Esempio: Porta NAND

9 EE141 Esempio: Porta NOR

10 Porta Logica Arbitraria
EE141 Porta Logica Arbitraria B C A D OUT = D + A • (B + C) A Shown synthesis of pull up from pull down structure D B C

11 Costruire una porta logica complementare
EE141 Costruire una porta logica complementare Scomposizione in serie e parallelo di sottoreti Rete di pull-down Porta logica completa

12 Proprietà della logica CMOS statica complementare
EE141 Proprietà della logica CMOS statica complementare Swing logico completo da 0 a VDD; margini di rumore elevati. I livelli logici di tensione sono indipendenti dalle dimensioni dei MOS Esiste sempre un cammino a bassa impedenza verso massa o VDD in condizioni stazionarie; bassa impedenza di uscita Impedenza di ingresso elevata; corrente assorbita praticamente nulla In condizioni stazionarie non esiste alcun cammino diretto tra massa e VDD; consumo statico nullo Il tempo di ritardo è funzione della resistenza e della capacità di uscita

13 Modello ad interruttore
EE141 Modello ad interruttore Req A A B Rp A Rp B Rp A Rp A Rp A Rp CL Rn A Rn CL B Note capacitance on the internal node – due to the source grain of the two fets in series and the overlap gate capacitances of the two fets in series A Rn B Rn CL A Rn NOR2 INV NAND2

14 Tempo di ritardo e configurazione degli ingressi
EE141 Tempo di ritardo e configurazione degli ingressi Il tempo di ritardo dipende dalla configurazione degli ingressi Transizione 01 Entrambi gli ingressi a 0 tp = Rp/2 CL Un solo ingresso a 0 tp = 0.69 Rp CL Transizione 10 Entrambi gli ingressi a 1 tp = Rn CL A Rp B Rp CL Rn B A Rn

15 Dimensionamento dei transistor
EE141 Dimensionamento dei transistor A Rp B Rp B Rp 4 2 A Rp CL Rn 2 B A Rn A Rn B Rn CL Assumes Rp = Rn 1

16 Dimensionamento dei MOS in una porta logica arbitraria
EE141 Dimensionamento dei MOS in una porta logica arbitraria A B 8 6 4 3 C 8 6 D 4 6 OUT = D + A • (B + C) For class lecture. Red sizing assuming Rp = Rn Follow short path first; note PMOS for C and B 4 rather than 3 – average in pull-up chain of three – (4+4+2)/3 = 3 Also note structure of pull-up and pull-down to minimize diffusion cap at output (e.g., single PMOS drain connected to output) Green for symmetric response and for performance (where Rn = 3 Rp) Sizing rules of thumb PMOS = 3 * NMOS 1 in series = 1 2 in series = 2 3 in series = 3 etc. A 2 D 1 B 2 C 2

17 Tempo di ritardo e capacità dei nodi interni
EE141 Tempo di ritardo e capacità dei nodi interni Il tempo di ritardo dipende dalla configurazione degli ingressi Transizione 01 Entrambi gli ingressi a 0 tp = Rp/2 CL Un solo ingresso a 0 tp = 0.69 Rp CL Transizione 10 A=1 e B: 01 Cint è già scarica tp = Rn CL B=1 e A: 01 Necessario scaricare anche Cint tp = Rn CL+0.69Rn Cint A=B: 01 tp = Rn CL ?? CL B Rn A Rp Cint

18 The Elmore Delay

19 The Ellmore Delay RC Chain

20 EE141 Fan-in e Fan-out N Fan-out N M Fan-in M

21 Effetto del Fan-In sul tempo di ritardo
EE141 Effetto del Fan-In sul tempo di ritardo A B C D CL A Modello RC distribuito (Ritardo di Elmore) tpHL = 0.69 Reqn(C1+2C2+3C3+4CL) Il tempo di ritardo si degrada rapidamente con l’aumentare del fan-in: con il quadrato del fan-in nel caso peggiore C3 B C2 C While output capacitance makes full swing transition (from VDD to 0), internal nodes only transition from VDD-VTn to GND C1, C2, C3 on the order of 0.85 fF for W/L of 0.5/0.25 NMOS and 0.375/0.25 PMOS CL of 3.2 fF with no output load (all diffusion capacitance – intrinsic capacitance of the gate itself). To give a 80.3 psec tpHL (simulated as 86 psec) C1 D

22 tp in funzione del Fan-In
EE141 tp in funzione del Fan-In tpHL quadratico lineare tp Evitare porte con fan-in maggiore di 4 tp (psec) tpLH Fixed fan-out (NMOS 0.5 micrcon, PMOS 1.5 micron) tpLH increases linearly due to the linearly increasing value of the diffusion capacitance tpHL increase quadratically due to the simultaneous incrase in pull-down resistance and internal capacitance fan-in

23 tp in funzione del Fan-Out
EE141 tp in funzione del Fan-Out Tutte le porte hanno la stessa resistenza di uscita tpNOR2 tpNAND2 tpINV tp (psec) slope is a function of the driving strength eff. fan-out

24 tp in funzione del Fan-In e del Fan-Out
EE141 tp in funzione del Fan-In e del Fan-Out Fan-in: dipendenza quadratica a causa dell’aumento di resistenza e capacità Fan-out: ciascuna porta inserita all’uscita, aggiunge due capacità di gate in CL tp = a1FI + a2FI2 + a3FO a1 term is for parallel chain, a2 term is for serial chain, a3 is fan-out

25 Ottimizzazione delle porte logiche: metodologie di progetto (1)
EE141 Ottimizzazione delle porte logiche: metodologie di progetto (1) Dimensionamento dei transistor Finché la capacità esterna è dominante Dimensionamento progressivo CL Rete RC distribuita M1 > M2 > M3 > … > MN (il MOS più vicino all’uscita è il più piccolo) InN MN M1 have to carry the discharge current from M2, M3, … MN and CL so make it the largest MN only has to discharge the current from MN (no internal capacitances) C3 In3 M3 C2 In2 M2 È possibile ridurre il ritardo fino al 20%; C1 In1 M1

26 Ottimizzazione delle porte logiche: metodologie di progetto (2)
EE141 Ottimizzazione delle porte logiche: metodologie di progetto (2) Riordino degli ingressi Cammino critico Cammino critico 01 CL CL carica carica 1 In1 In3 M3 M3 1 C2 1 C2 In2 In2 M2 scarica M2 carica For lecture. Critical input is latest arriving signal Place latest arriving signal (critical path) closest to the output 1 C1 C1 In3 In1 carica M1 scarica M1 01 Il tempo di ritardo dipende dalla scarica di CL, C1 e C2 Il tempo di ritardo dipende solo dalla scarica di CL

27 Ottimizzazione delle porte logiche: metodologie di progetto (3)
EE141 Ottimizzazione delle porte logiche: metodologie di progetto (3) Architettura del circuito F = ABCDEFGH Reduced fan-in -> deeper logic depth Reduction in fan-in offsets, by far, the extra delay incurred by the NOR gate (second configuration). Only simulation will tell which of the last two configurations is faster, lower power

28 Ottimizzazione delle porte logiche: metodologie di progetto (4)
EE141 Ottimizzazione delle porte logiche: metodologie di progetto (4) Impiego di buffer CMOS CL CL Reduce CL on large fan-in gates, especially for large CL, and size the inverters progressively to handle the CL more effectively