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© Circuiti Integrati Digitali Memorie Memorie a Semiconduttore Circuiti Integrati Digitali L’ottica del progettista Jan M. Rabaey Anantha Chandrakasan.

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1 © Circuiti Integrati Digitali Memorie Memorie a Semiconduttore Circuiti Integrati Digitali L’ottica del progettista Jan M. Rabaey Anantha Chandrakasan Borivoje Nikolic

2 © Circuiti Integrati Digitali Memorie Classificazione delle memorie Memoria a lettura e scrittura Memorie Non Volatili Memorie a sola lettura EPROM E 2 PROM FLASH Accesso Casuale Accesso Non Casuale SRAM DRAM ROM programmate a livello di maschera ROM Programmabili (PROM) FIFO Registri a scorrimento CAM LIFO

3 © Circuiti Integrati Digitali Memorie Celle di memoria a sola lettura WL BL WL BL 1 WL BL WL BL WL BL 0 V DD WL BL GND ROM a diodoROM a MOS (1)ROM a MOS (2)

4 © Circuiti Integrati Digitali Memorie ROM a MOS con struttura OR WL[0] V DD BL[0] WL[1] WL[2] WL[3] V bias BL[1] dispositivi di Pull-down BL[2]BL[3] V DD

5 © Circuiti Integrati Digitali Memorie ROM a MOS con struttura NOR WL[0] GND BL[0] WL[1] WL[2] WL[3] V DD BL[1] Dispositivi di Pull-up BL[2]BL[3] GND

6 © Circuiti Integrati Digitali Memorie Layout di una ROM-NOR Programmazione mediante la regione attiva Polisilicio Metal1 Diffusione Metal1 sopra una diffusione Cella (9.5 x 7 )

7 © Circuiti Integrati Digitali Memorie Layout di una ROM-NOR Cella (11 x 7 ) Programmazione mediante la maschera dei contatti Polisilicio Metal1 Diffusione Metal1 sopra una diffusione

8 © Circuiti Integrati Digitali Memorie ROM a MOS con struttura NAND Tutte le wordline sono alte ad eccezione della riga selezionata WL[0] WL[1] WL[2] WL[3] V DD Dispositivi di Pull-up BL[3]BL[2]BL[1]BL[0]

9 © Circuiti Integrati Digitali Memorie Layout di una ROM-NAND Non è necessario alcun contatto verso massa o VDD Dimensione della cella drasticamente ridotta Perdita in prestazioni Polisilicio Diffusione Metal1 sopra Diffusione Cella (8 x 7 ) Programmazione mediante Metal1

10 © Circuiti Integrati Digitali Memorie Layout di una ROM-NAND Cella (5 x 6 ) Polisilicio MOS con soglia modificata Metal1 su Diffusione Programmazione mediante la tensione di soglia

11 © Circuiti Integrati Digitali Memorie Modello dinamico per una cella di ROM-NOR  Parametri della Wordline  Capacità della pista + capacità di gate  Resistenza della pista (polysilicio)  Parametri della Bitline  Resistenza (spesso trascurabile) della pista di metallo  Capacità di drain e gate-drain V DD C bit r word c WL BL

12 © Circuiti Integrati Digitali Memorie Modello dinamico per una cella di ROM-NAND  Parametri della Wordline  Simile alla struttura NOR  Parametri della Bitline  Resistenza della serie di transistor (dominate)  Capacità di drain/source V DD C L r word c c bit r WL BL

13 © Circuiti Integrati Digitali Memorie Memorie Non Volatili Il Transistor a gate flottante (FAMOS) Gate Flottante Source Substrato Gate di controllo Drain n + n + p t ox t Sezione trasversale Simbolo G S D

14 © Circuiti Integrati Digitali Memorie MOS a Gate Flottante: programmazione 0 V -5 V 0 V DS Rimuovendo la tensione di programmazione, il FG rimane carico 5 V -2.5 V 5 V DS Il MOS programmato ha una tensione di soglia maggiore di quella nominale 20 V 10 V5 V 20 V DS Iniezione di portatori caldi

15 © Circuiti Integrati Digitali Memorie Caretteristiche del MOSFET a gate flottante

16 © Circuiti Integrati Digitali Memorie Cella EEPROM: transistor FLOTOX Gate Flottante Source Substrato p Gate di Controllo Drain n + n + Transistor FLOTOX Corrente di tunnel Fowler-Nordheim 20–30 nm 10 nm -10 V 10 V I V GD

17 © Circuiti Integrati Digitali Memorie Cella EEPROM WL BL V DD Il controllo esatto della tensione di soglia è difficile da ottenere I transistor non programmati potrebbero essere a svuotamento  2 transistor per cella

18 © Circuiti Integrati Digitali Memorie Cella Flash EEPROM Gate di controllo cancellazione Substrato p Gate flottante Ossido di tunnel n + source n + drain programmazione

19 © Circuiti Integrati Digitali Memorie Sezione trasversale di una cella di memoria non volatile EPROMFlash Gentile concessione di Intel

20 © Circuiti Integrati Digitali Memorie Memoria Flash con struttura NOR: cancellazione

21 © Circuiti Integrati Digitali Memorie Memoria Flash con struttura NOR: programmazione

22 © Circuiti Integrati Digitali Memorie Memoria Flash con struttura NOR: lettura

23 © Circuiti Integrati Digitali Memorie Memoria Flash con struttura NAND Cella elementare Word line (polisilicio) Source line (diffusione) Gentile concessione di Toshibac

24 © Circuiti Integrati Digitali Memorie Memoria Flash con struttura NAND WordlineTransistor di selezione Contatto di BitlineContatto di Sourceline Area Attiva STI Gentile concessione di Toshiba

25 © Circuiti Integrati Digitali Memorie Memorie a scrittura e lettura (RAM)  STATICHE (SRAM)  DINAMICHE (DRAM) L’informazione è mantenuta finchè la cella è alimentata Grande (6 transistor/cella) Veloce Uscita differenziale Refresh periodico Piccola (1-3 transistor/cella) Lenta Uscita singola

26 © Circuiti Integrati Digitali Memorie Cella SRAM CMOS a 6-transistor WL BL V DD M 5 M 6 M 4 M 1 M 2 M 3 BL Q Q

27 © Circuiti Integrati Digitali Memorie Cella SRAM: scrittura WL BL V DD M 5 M 6 M 4 M 1 V V V BL Q = 1 Q = 0 C bit C

28 © Circuiti Integrati Digitali Memorie Cella SRAM: scrittura BL = 1 = 0 Q = 0 Q = 1 M 1 M 4 M 5 M 6 V DD V WL

29 © Circuiti Integrati Digitali Memorie Layout di una cella SRAM a 6T V DD GND Q Q WL BL M1 M3 M4M2 M5M6

30 © Circuiti Integrati Digitali Memorie Cella SRAM a 4 transistor Consumo statico  R L grande M 3 R L R L V DD WL QQ M 1 M 2 M 4 BL Precaricare le BL a V DD per ridurre t p

31 © Circuiti Integrati Digitali Memorie Cella DRAM a 3 Transistor Nessun vincolo sulle dimensioni dei dispositivi Lettura non distruttiva Potenziale del nodo X quando è memorizzato “1” = V WL – V tn WWL BL1 M 1 X M 3 M 2 C S 2 RWL V DD V  V V -V T BL2 1 X RWL WWL -V T

32 © Circuiti Integrati Digitali Memorie Layout della cella DRAM 3T BL2BL1GND RWL WWL M3 M2 M1

33 © Circuiti Integrati Digitali Memorie Cella DRAM a 1 Transistor Scrittura: C S è caricata o scaricata abilitando la WL e ponendo la BL al valore desiderato Lettura: La BL viene precaricata ad una tensione intermedia, la WL è abilitata. In seguito alla ridistribuzione di carica tra C S e la BL si legge una variazione della tensione della BL L’escursione sulla BL è piccola, tipicamente ~250 mV.  V BL V PRE –V BIT V PRE – C S C S C BL == V

34 © Circuiti Integrati Digitali Memorie Osservazioni sulle memorie DRAM-1T  Le DRAM-1T richiedono un Sense Amplifier per ciascuna BL, a causa della ridistribuzione di carica durante la lettura.  Le celle DRAM sono ad uscita singola al contrario delle SRAM che hanno uscita differenziale.  La lettura della cella DRAM è distruttiva; è necessaria l’operazione di refresh dopo per il corretto funzionamento.  Contrariamente alla cella a 3T, quella a 1T richiede la presenza di una capacità addizionale.  Scrivendo un “1” in una cella DRAM, si perde una tensione di soglia a causa dell’effetto body. La caduta di tensione può essere compensata con un circuito di “bootstrap” che abiliti la WL con una tensione maggiore di V DD

35 © Circuiti Integrati Digitali Memorie Ruolo del Sense Amplifier  V(1) V V(0) t V PRE V BL Attivazione del SA Attivazione della WL

36 © Circuiti Integrati Digitali Memorie Cella DRAM 1T Uses Polysilicon-Diffusion Capacitance Expensive in Area Wordline Metal 1 Bitline diffusa Polisilicio (gate) Polisilicio (elettrodo) Condensatore Sezione trasversale Layout Wordline (Metal) Poly SiO 2 Ossido di campo n + n + Strato di inversione Poly

37 © Circuiti Integrati Digitali Memorie Immagine SEM di una cella DRAM 1T

38 © Circuiti Integrati Digitali Memorie Moderna cella DRAM a 1T Elettrodo di Si Dielettrico Elettrodo in Poly-Si 2° ossido di campo Poly di riempimento Substrato Cella a trincea Capacità a stack Capacitor dielectric layer Cell plate Word line Insulating Layer IsolationTransfer gate Storage electrode

39 © Circuiti Integrati Digitali Memorie Circuiti Periferici  Decodificatori  Sense Amplifier  Buffer di I/O  Circuiti di controllo e temporizzazione

40 © Circuiti Integrati Digitali Memorie Memory Architecture: Decoders Word 0 Word 1 Word 2 WordN - 2 N - 1 cella M bitM N parole S 0 S 1 S 2 S N - 2 A 0 A 1 A K - 1 K = log 2 N S N - 1 Word 0 Word 1 Word 2 WordN - 2 N - 1 S 0 I/O (M bit) Struttura intuitiva di una memoria N x M Troppi segnali di selezione N parole  N segnali di selezione K = log 2 N Il decodificatore riduce il numero di segnali Decode r cella I/O (M bit)

41 © Circuiti Integrati Digitali Memorie Memoria con struttura a matrice Amplifica l’escursione logica tra 0 e V DD Seleziona la parola appropriata

42 © Circuiti Integrati Digitali Memorie Struttura gerarchica di una memoria Vantaggi: 1. Interconnessioni più corte all’interno di un blocco 2. L’indirizzo di blocco attiva un solo blocco alla volta  risparmio energetico

43 Decoders

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46 © Circuiti Integrati Digitali Memorie Decodificatore di riga Composto da 2 M porte logiche organizzate e disposte in modo regolare e compatto Decodificatore a (N)AND Decodificatore a NOR

47 © Circuiti Integrati Digitali Memorie Decodificatore con struttura gerarchica A 2 A 2 A 2 A 3 WL 0 A 2 A 3 A 2 A 3 A 2 A 3 A 3 A 3 A 0 A 0 A 0 A 1 A 0 A 1 A 0 A 1 A 0 A 1 A 1 A 1 1 Implementare il decodificatore in più stadi migliora le prestazioni Decodificatore a NAND con uno stadio di predecodifica a 2 ingressi

48 © Circuiti Integrati Digitali Memorie Decodificatore di colonna a 4 ingressi realizzato con pass-transistorr Vantaggi: velocità (il tempo di propagazione del decodificatore non si somma al tempo complessivo di accesso alla memoria C’è un solo transistor lungo il percorso del segnale Svantaggi: Molti transistor 2-input NOR decoder A 0 S 0 BL A 1 S 1 S 2 S 3 D

49 © Circuiti Integrati Digitali Memorie Decodificatore di colonna ad albero Il numero di transistor è notevolmente ridotto Il ritardo aumenta con il quadrato della del numero di ingressi: proibitivo per decoder di grandi dimensioni Usare buffer Dimensionamento progressivo Struttura combinata albero - pass-transistor Soluzioni: BL D A 0 A 0 A 1 A 1

50 © Circuiti Integrati Digitali Memorie Sense Amplifiers t p C  V  I av = Rendere  V più piccolo possibile piccologrande Idea: Usare un sense amplifier uscita ingresso S.A. piccola escursione

51 © Circuiti Integrati Digitali Memorie Sense Amplifier differenziale Applicabile direttamente alle SRAM M 4 M 1 M 5 M 3 M 2 V DD bit SE Out y

52 © Circuiti Integrati Digitali Memorie S.A. Differenziale in una SRAM

53 © Circuiti Integrati Digitali Memorie Uso di un latch come sense amplifier Precaricato nel punto di lavoro instabile tramite il segnale EQ Quando il segnale di ingresso è abbastanza ampio, il s.a. viene abilitato da SE La retroazione positiva porta il s.a. in uno dei due punti stabili. EQ V DD BL SE


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