Memorie a Semiconduttore

Presentazione sul tema: "Memorie a Semiconduttore"— Transcript della presentazione:

1 Memorie a Semiconduttore
Circuiti Integrati Digitali L’ottica del progettista Jan M. Rabaey Anantha Chandrakasan Borivoje Nikolic Memorie a Semiconduttore

2 Classificazione delle memorie
Non Volatili Memoria a lettura e scrittura Memorie a sola lettura Accesso Accesso EPROM ROM programmate a livello di maschera Casuale Non Casuale 2 E PROM SRAM FIFO FLASH ROM Programmabili (PROM) LIFO DRAM Registri a scorrimento CAM

3 Celle di memoria a sola lettura
BL BL BL VDD WL WL WL 1 BL BL BL WL WL WL GND ROM a diodo ROM a MOS (1) ROM a MOS (2)

4 ROM a MOS con struttura OR
BL [0] BL [1] BL [2] BL [3] WL [0] V DD WL [1] WL [2] V DD WL [3] V bias dispositivi di Pull-down

5 ROM a MOS con struttura NOR
V DD Dispositivi di Pull-up WL [0] GND WL [1] WL [2] GND WL [3] BL [0] BL [1] BL [2] BL [3]

6 Layout di una ROM-NOR Programmazione mediante la regione attiva
Cella (9.5l x 7l) Programmazione mediante la regione attiva Polisilicio Metal1 Diffusione Metal1 sopra una diffusione

7 Layout di una ROM-NOR Programmazione mediante la maschera dei contatti
Cella (11l x 7l) Programmazione mediante la maschera dei contatti Polisilicio Metal1 Diffusione Metal1 sopra una diffusione

8 ROM a MOS con struttura NAND
V DD Dispositivi di Pull-up BL [0] BL [1] BL [2] BL [3] WL [0] WL [1] WL [2] WL [3] Tutte le wordline sono alte ad eccezione della riga selezionata

9 Layout di una ROM-NAND Programmazione mediante Metal1 Cella (8l x 7l)
Non è necessario alcun contatto verso massa o VDD Dimensione della cella drasticamente ridotta Perdita in prestazioni Polisilicio Diffusione Metal1 sopra Diffusione

10 Layout di una ROM-NAND Programmazione mediante la tensione di soglia
Cella (5l x 6l) Programmazione mediante la tensione di soglia Polisilicio MOS con soglia modificata Metal1 su Diffusione

11 Modello dinamico per una cella di ROM-NOR
V DD C bit r word c WL BL Parametri della Wordline Capacità della pista + capacità di gate Resistenza della pista (polysilicio) Parametri della Bitline Resistenza (spesso trascurabile) della pista di metallo Capacità di drain e gate-drain

12 Modello dinamico per una cella di ROM-NAND
V DD BL C r L bit c r bit WL word c word Parametri della Wordline Simile alla struttura NOR Parametri della Bitline Resistenza della serie di transistor (dominate) Capacità di drain/source

13 Memorie Non Volatili Il Transistor a gate flottante (FAMOS)
Gate di controllo G S D Source Drain t ox t ox n + p n + Substrato Simbolo Sezione trasversale

14 MOS a Gate Flottante: programmazione
20 V 10 V 5 V D S Iniezione di portatori caldi 0 V -5 V D S Rimuovendo la tensione di programmazione, il FG rimane carico 5 V -2.5 V D S Il MOS programmato ha una tensione di soglia maggiore di quella nominale

15 Caretteristiche del MOSFET a gate flottante

16 Cella EEPROM: transistor FLOTOX
Gate Flottante Gate di Controllo I Source Drain V 20 – 30 nm -10 V GD 10 V n + n + Substrato p 10 nm Corrente di tunnel Fowler-Nordheim Transistor FLOTOX

17 Cella EEPROM BL WL Il controllo esatto della tensione di soglia è difficile da ottenere I transistor non programmati potrebbero essere a svuotamento  2 transistor per cella V DD

18 Cella Flash EEPROM Gate di controllo n drain programmazione
Gate flottante cancellazione Ossido di tunnel n + source n + drain programmazione Substrato p

19 Sezione trasversale di una cella di memoria non volatile
Flash EPROM Gentile concessione di Intel

20 Memoria Flash con struttura NOR: cancellazione

21 Memoria Flash con struttura NOR: programmazione

22 Memoria Flash con struttura NOR: lettura

23 Memoria Flash con struttura NAND
Word line (polisilicio) Cella elementare Source line (diffusione) Gentile concessione di Toshibac

24 Memoria Flash con struttura NAND
Transistor di selezione Wordline Area Attiva STI Contatto di Bitline Contatto di Sourceline Gentile concessione di Toshiba

25 Memorie a scrittura e lettura (RAM)
STATICHE (SRAM) L’informazione è mantenuta finchè la cella è alimentata Grande (6 transistor/cella) Veloce Uscita differenziale DINAMICHE (DRAM) Refresh periodico Piccola (1-3 transistor/cella) Lenta Uscita singola

26 Cella SRAM CMOS a 6-transistor
WL V DD M M 2 4 Q Q M M 6 5 M M 1 3 BL BL

27 Cella SRAM: scrittura V M WL BL M BL Q = Q = 1 M M V V V C C DD 4 6 5
Q = 1 M 6 M 5 V M V DD 1 DD V DD C C bit bit

28 Cella SRAM: scrittura BL = 1 Q M 4 5 6 V DD WL

29 Layout di una cella SRAM a 6T
VDD GND Q WL BL M1 M3 M4 M2 M5 M6

30 Cella SRAM a 4 transistor
WL V DD R R L L Q Q M M 3 4 BL M M BL 1 2 Consumo statico  RL grande Precaricare le BL a VDD per ridurre tp

31 Cella DRAM a 3 Transistor
WWL BL 1 M X 3 2 C S RWL V DD D -V T Nessun vincolo sulle dimensioni dei dispositivi Lettura non distruttiva Potenziale del nodo X quando è memorizzato “1” = VWL – Vtn

32 Layout della cella DRAM 3T
BL2 BL1 GND RWL WWL M3 M2 M1

33 Cella DRAM a 1 Transistor
Scrittura: CS è caricata o scaricata abilitando la WL e ponendo la BL al valore desiderato Lettura: La BL viene precaricata ad una tensione intermedia, la WL è abilitata. In seguito alla ridistribuzione di carica tra CS e la BL si legge una variazione della tensione della BL D V BL PRE – BIT C S + = L’escursione sulla BL è piccola, tipicamente ~250 mV.

34 Osservazioni sulle memorie DRAM-1T
Le DRAM-1T richiedono un Sense Amplifier per ciascuna BL, a causa della ridistribuzione di carica durante la lettura. Le celle DRAM sono ad uscita singola al contrario delle SRAM che hanno uscita differenziale. La lettura della cella DRAM è distruttiva; è necessaria l’operazione di refresh dopo per il corretto funzionamento. Contrariamente alla cella a 3T, quella a 1T richiede la presenza di una capacità addizionale. Scrivendo un “1” in una cella DRAM, si perde una tensione di soglia a causa dell’effetto body. La caduta di tensione può essere compensata con un circuito di “bootstrap” che abiliti la WL con una tensione maggiore di VDD

35 Ruolo del Sense Amplifier
V (1) (0) t PRE BL Attivazione del SA Attivazione della WL

36 Cella DRAM 1T Sezione trasversale Layout
Condensatore Wordline Metal 1 Wordline (Metal) SiO 2 Poly Ossido di campo n + n + Bitline diffusa Strato di inversione Poly Polisilicio Polisilicio (elettrodo) (gate) Sezione trasversale Layout Uses Polysilicon-Diffusion Capacitance Expensive in Area

37 Immagine SEM di una cella DRAM 1T

38 Moderna cella DRAM a 1T Capacità a stack Cella a trincea
Word line Cell plate Capacitor dielectric layer Insulating Layer Elettrodo di Si Dielettrico Transfer gate Isolation Poly di riempimento Storage electrode Elettrodo in Poly-Si Substrato 2° ossido di campo Cella a trincea Capacità a stack

39 Circuiti Periferici Decodificatori Sense Amplifier Buffer di I/O
Circuiti di controllo e temporizzazione

40 Memory Architecture: Decoders
bit M bit S S Word 0 Word 0 S 1 Word 1 A Word 1 S 2 Word 2 cella A Word 2 cella 1 N parole Decoder A S K - 1 N - 2 Word N - 2 Word N - 2 S N - 1 Word N - 1 Word N - 1 K = log N 2 I/O I/O ( M bit) ( M bit) Struttura intuitiva di una memoria N x M Troppi segnali di selezione N parole  N segnali di selezione K = log 2 N Il decodificatore riduce il numero di segnali

41 Memoria con struttura a matrice
Amplifica l’escursione logica tra 0 e VDD Seleziona la parola appropriata

42 Struttura gerarchica di una memoria
Vantaggi: 1. Interconnessioni più corte all’interno di un blocco 2. L’indirizzo di blocco attiva un solo blocco alla volta  risparmio energetico

43 Decoders

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45

46 Decodificatore di riga
Composto da 2M porte logiche organizzate e disposte in modo regolare e compatto Decodificatore a (N)AND Decodificatore a NOR

47 Decodificatore con struttura gerarchica
Implementare il decodificatore in più stadi migliora le prestazioni • • • WL 1 WL A A A A A A A A A A A A A A A A 1 1 1 1 2 3 2 3 2 3 2 3 • • • Decodificatore a NAND con uno stadio di predecodifica a 2 ingressi A A A A A A A A 1 1 3 2 2 3

48 Decodificatore di colonna a 4 ingressi realizzato con pass-transistorr
S BL 1 2 3 D 2-input NOR decoder Vantaggi: velocità (il tempo di propagazione del decodificatore non si somma al tempo complessivo di accesso alla memoria C’è un solo transistor lungo il percorso del segnale Svantaggi: Molti transistor

49 Decodificatore di colonna ad albero
BL BL BL BL 1 2 3 A A A 1 A 1 D Il numero di transistor è notevolmente ridotto Il ritardo aumenta con il quadrato della del numero di ingressi: proibitivo per decoder di grandi dimensioni Soluzioni: Usare buffer Dimensionamento progressivo Struttura combinata albero - pass-transistor

50 Sense Amplifiers Idea: Usare un sense amplifier piccola escursione
Rendere V più piccolo possibile C × D V t = p I av grande piccolo Idea: Usare un sense amplifier piccola escursione S.A. ingresso uscita

51 Sense Amplifier differenziale
V DD M M 3 4 y Out bit M M bit 1 2 SE M 5 Applicabile direttamente alle SRAM

52 S.A. Differenziale in una SRAM
V DD BL EQ Sense Amp. Diff. (a) Lettura di una SRAM (b) Sense amplifier differenziale a due stadi Cella SRAM i WL 2 x Uscita PC M 3 1 5 4 SE y

53 Uso di un latch come sense amplifier
EQ BL BL V DD SE SE Precaricato nel punto di lavoro instabile tramite il segnale EQ Quando il segnale di ingresso è abbastanza ampio, il s.a. viene abilitato da SE La retroazione positiva porta il s.a. in uno dei due punti stabili.