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EE141 © Circuiti Integrati Digitali Processo di fabbricazione 1 Processo di fabbricazione Circuiti Integrati Digitali L’ottica del progettista Jan M. Rabaey.

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Presentazione sul tema: "EE141 © Circuiti Integrati Digitali Processo di fabbricazione 1 Processo di fabbricazione Circuiti Integrati Digitali L’ottica del progettista Jan M. Rabaey."— Transcript della presentazione:

1 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 1 Processo di fabbricazione Circuiti Integrati Digitali L’ottica del progettista Jan M. Rabaey Anantha Chandrakasan Borivoje Nikolic

2 EE141 © Circuiti Integrati Digitali Processo di fabbricazione Che cos'è un transistor? Un interruttore |V GS | Un Transistor MOS

3 EE141 © Circuiti Integrati Digitali Processo di fabbricazione Il transistor MOS Polysilicon Aluminum

4 EE141 © Circuiti Integrati Digitali Processo di fabbricazione Il transistor MOS - tipi e simboli D S G D S G G S DD S G NMOS Arricchimento NMOS PMOS Svuotamento Arricchimento B NMOS con Contatto di Bulk

5 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 5 Processo CMOS

6 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 6 Un moderno processo CMOS Processo CMOS dual well con isolamento STI (Shallow Trench Isolation)

7 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 7 ossidazione Maschera ottica Passo di processo Deposizione del fotoresist Rimozione del fotoresist risciacquo Attacco chimico Sviluppo del fotoresist Esposizione Tipica passo di processo fotolitografico (da [Fullman]). Processo fotolitografico

8 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 8 Esempio: attacco selettivo del SiO 2 Substrato (Si) (a) Wafer di silicio (b) Ossidazione e deposizione dell’ossido di silicio e del fotoresist (c) esposizione fotoresist SiO 2 Raggi UV Maschera ottica Resist esposto SiO (d) Sviluppo e rimozione del fotoresist; attacco chimico o al plasma dell’ossido (e) Dopo l’attacco chimico (f) Risultato finale dopo la rimozione del fotoresist Resist indurito Attacco chimico a al plasma Substrato (Si)

9 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 9 Uno sguardo al processo CMOS Definizione delle regioni attive Incisione e riempimento delle trincee di isolamento Impiantazione delle well Deposizione e sagomatura del polisilicio Impiantazione delle regioni di source, di drain e dei contatti di substrato Scavo dei contatti e via Deposizione delle piste metalliche

10 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 10 Il processo CMOS in dettaglio p + p-epi (a) Materiale di partenza: substrato p+ con uno strato epitassiale p p+ (c) Attacco al plasma per scavare le trincee di isolamento usando il negato della maschera che definisce le regioni attive p + p-epi SiO 2 3 SiN 4 (b) Deposizione dell’ossido di gate e del nitruro sacrificale

11 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 11 Il processo CMOS in dettaglio SiO 2 (d) Riempimento delle trincee, planarizzazione e rimozione del nitruro sacrificale (e) Impianto della n-well per regolare la tensione di soglia dei PMOS n (f) Impianto della p-well per regolare la tensione di soglia dei NMOS p

12 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 12 Il processo CMOS in dettaglio (g) Deposizione del polisilicio polisilicio (h) Impianazione delle regioni di source e di drain. Contemporaneamente viene drogato il polisilicio p + n+ (i) Deposizione dell’isolante e scavo dei contatti SiO 2

13 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 13 Il processo CMOS in dettaglio (j) Deposizione del primo strato di alluminio Al (k) Deposizione dell’ossido, scavo delle via e deposizione del secondo strato di alluminio Al SiO 2

14 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 14 Interconnessioni avanzate

15 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 15 Interconnessioni avanzate

16 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 16 Regole di layout

17 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 17 Visione 3D del MOSFET Polysilicon Aluminum

18 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 18 Layout di un transistor

19 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 19 Layout dell’invertitore CMOS

20 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 20 Esempio di circuito CMOS

21 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 21 Layout del circuito

22 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 22 Regole di layout  Interfaccia tra progettista e ingegnere di processo  Linee guida per costruire le maschere del processo  Dimensione unitaria: minimo spessore trasferibile nel silicio  Regole di layout scalabili o parametriche  Dimensioni assolute (“micron rules”)

23 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 23 Regole di un tipico processo CMOS Maschera Polysilicon Metal1 Metal2 Contact To Poly Contact To Diffusion Via Well (p,n) Active Area (n+,p+) ColoreRappresentazione Giallo Verde Rosso Blu Magenta Nero Select (p+,n+) Verde

24 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 24 Maschere in processo CMOS da 0.25  m

25 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 25 Regole “Intra-Layer” Metal2 4 3

26 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 26 Via e Contatti

27 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 27 Maschera Select

28 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 28 Packaging

29 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 29 Caratteristiche di un package  Elettriche: bassi valori dei parassiti  Meccaniche: Affidabile e robusto  Termiche: efficiente rimozione del calore  Economiche: basso costo

30 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 30 Tecniche di bonding

31 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 31 Tape-Automated Bonding (TAB)

32 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 32 Bonding di tipo Flip-Chip

33 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 33 Interconnessione package-scheda

34 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 34 Costo di un circuito integrato  costi fissi  Lavoro e tempo di progettazione, fabbricazione delle maschere  Sono sostenuti una sola volta  costi variabili  Fabbricazione, packaging, test  Proporzionali al volume di produzione  Proporzionali all’area del chip

35 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 35 Costi fissi

36 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 36 Costo del chip Singolo chip Wafer From Dimensione attuale: 30cm

37 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 37 Costo per transistor costo (¢ / transistor Il costo di fabbricazione di un transistor segue la legge di Moore

38 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 38 Resa

39 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 39 Difetti  è circa uguale a 3

40 EE141 © Circuiti Integrati Digitali Processo di fabbricazione 40 Some Examples (1994) ChipLivelli di intercon. Dimens. min. Costo Wafer Difetti/ cm 2 Area mm 2 Chip/ wafer ResaCosto chip 386DX 20.90$ %$4 486 DX $ %$12 Power PC $ %$53 HP PA $ %$73 DEC Alpha 30.70$ %$149 Super Sparc 30.70$ %$272 Pentium 30.80$ %$417


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