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Metodologie di Stima e Ottimizzazione della Potenza Dissipata nei Circuiti e Sistemi Digitali Cristina Silvano Dottorato di Ricerca in Ingegneria dell’Informazione.

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Presentazione sul tema: "Metodologie di Stima e Ottimizzazione della Potenza Dissipata nei Circuiti e Sistemi Digitali Cristina Silvano Dottorato di Ricerca in Ingegneria dell’Informazione."— Transcript della presentazione:

1 Metodologie di Stima e Ottimizzazione della Potenza Dissipata nei Circuiti e Sistemi Digitali Cristina Silvano Dottorato di Ricerca in Ingegneria dell’Informazione - XI Ciclo Dipartimento di Elettronica per l’Automazione Università degli Studi di Brescia Anno Accademico

2 10/12/98Cristina Silvano - Università di Brescia2 Sommario oIntroduzione oObiettivi della Ricerca oMetodologia di Stima della Potenza Dissipata a Livello Software oMetodologia di Stima della Potenza Dissipata ad Alto Livello oTecniche di Codifica per Ridurre la Potenza Dissipata a Livello dei Bus di Sistema oMetodologia di Stima della Potenza Dissipata a Livello dei Bus di Sistema oTecniche di Assegnamento degli Stati nelle FSM per Ridurre la Potenza Dissipata oConclusioni e Sviluppi Futuri

3 10/12/98Cristina Silvano - Università di Brescia3 Introduzione oLe problematiche legate al consumo di potenza nei circuiti integrati e sistemi digitali sono diventate di importanza fondamentale a causa di diversi fattori. oFattori tecnologici: âAumento delle frequenze di funzionamento âCrescente livello di integrazione oFattori legati all’evoluzione del mercato: âEnorme diffusione di sistemi portatili alimentati da batterie a limitata autonomia oFattori economici âLa dissipazione di potenza causa surriscaldamento pertanto sono necessari package costosi che implicano un incremento del costo globale dei dispositivi

4 10/12/98Cristina Silvano - Università di Brescia4 Introduzione oL’enorme diffusione sul mercato di sistemi portatili ad elevate prestazioni ha reso il problema del consumo di potenza contestuale al problema del raggiungimento delle prestazioni. oTecniche di progetto orientate a bassa dissipazione di potenza e accurati metodi di stima della potenza devono essere considerati ai diversi livelli di astrazione durante la progettazione. oTecniche di ottimizzazione e stima della potenza dissipata ad alto livello sono fondamentali per determinare il consumo globale e per raggiungere le prestazioni del sistema nel rispetto dei tempi di progetto.

5 10/12/98Cristina Silvano - Università di Brescia5 Obiettivi della Ricerca oDefinizione di tecniche di stima della potenza dissipata a livello sistema da integrare in un flusso di progetto congiunto HW/SW per sistemi digitali. âMetodologia di stima della potenza dissipata a livello software. âMetodologia di stima della potenza dissipata ad alto livello. âMetodologia di stima della potenza dissipata a livello dei bus di sistema. oDefinizione di tecniche di ottimizzazione della potenza dissipata a livello sistema. âTecniche di codifica dei bus di sistema adatte per la comunicazione tra microprocessore e sotto-sistema di memoria. âTecniche di assegnamento degli stati nelle Macchine a Stati Finiti (FSM).

6 10/12/98Cristina Silvano - Università di Brescia6 Metodologia di Stima della Potenza a Livello Software oObiettivi della ricerca: âDefinizione di una metodologia di stima statica e dinamica della potenza a livello del software da integrare in un ambiente di co-progettazione HW/SW per sistemi dedicati. âMetodologia di analisi basata sulle caratteristiche dell’architettura di sistema in termini di processore e sotto-sistema di memoria. âIndipendenza della metodologia proposta dal linguaggio di specifica ad alto livello e dal processore target. âRealizzazione di un programma per l’applicazione automatica della metodologia proposta.

7 10/12/98Cristina Silvano - Università di Brescia7 Metodologia di Stima della Potenza a Livello Software Design Entry Compilation & Linking Mapping VIS OCCAM2 ASSEMBLER LEVEL 0 Estimation Annotated OCCAM2 Annotated VIS Annotated ASSEMBLER Back-Annotation Libraries LEVEL 1 Estimation LEVEL 2 Annotation LEVEL 0 Profiling LEVEL 1 Profiling

8 10/12/98Cristina Silvano - Università di Brescia8 Metodologia di Stima della Potenza a Livello Software oL’ambiente di co-progettazione TOSCA (Tools for System Co-design Automation) costituisce il framework per lo sviluppo della metodologia di stima proposta. oAnalisi in potenza operante a 3 livelli di descrizione: âLinguaggio ad alto livello OCCAM2 âLinguaggio pseudo-assembler a livello intermedio VIS (Virtual Instruction Set) âLinguaggio assembler del processore target oDati relativi alla caratterizzazione in potenza dell’architettura di sistema sono raccolti in 2 file: âProcessor Technology File: contiene i dati di potenza associati ad ogni istruzione e relative modalità di indirizzamento previste dall’insieme di istruzioni del processore target. âMemory Technology File: contiene i dati di potenza delle operazioni di lettura/scrittura dei diversi livelli di gerarchia del sotto-sistema di memoria (on-processor e off-processor).

9 10/12/98Cristina Silvano - Università di Brescia9 Metodologia di Stima della Potenza Dissipata ad Alto Livello oObiettivi della ricerca: âDefinizione di un ambiente integrato per la stima della potenza associata alla parte HW dei sistemi dedicati descritti in VHDL a livello comportamentale e RT e basato sulla probabilità dei segnali di ingresso fornite dal progettista. âPossibilità di confrontare diverse soluzioni nello spazio di progetto architetturale senza richiedere la sintesi del progetto. âRealizzazione di un programma per l’applicazione automatica del modello teorico studiato.

10 10/12/98Cristina Silvano - Università di Brescia10 Architettura Obiettivo a Livello Sistema Approccio System-On-a-Chip (SOC) Sistema sincrono e tutti i trasferimenti avvengono a livello di registri

11 10/12/98Cristina Silvano - Università di Brescia11 Modello di Stima della Potenza ad Alto Livello oIl modello è basato su un metodo analitico che correla la potenza dissipata associata alla descrizione VHDL alle capacità e attività di commutazione dei nodi. oL’approccio di stima è gerarchico: âModelli analitici progettati ad-hoc per ogni tipologia di elementi dell’architettura obiettivo. âModelli analitici basati su una libreria di macro-moduli e celle standard. oL’approccio di stima è debolmente dipendente dai pattern di ingresso e richiede probabilità di ingresso che riflettano il comportamento tipico degli ingressi. oModello basato su stima probabilistica dell’attività di commutazione; le probabilità di ingresso sono derivate dalla specifica a livello sistema.

12 10/12/98Cristina Silvano - Università di Brescia12 Modello di Stima della Potenza ad Alto Livello oLa potenza media dissipata da un generico ASIC è composta da: P = P IO + P CORE dove P IO e P CORE sono la potenza media dissipata dai nodi di ingresso/uscita e dai nodi interni dell’ASIC. oP CORE può essere espressa come: P CORE = P DP + P MEM + P CNTR + P PROC + P CLK dove i singoli termini rappresentano la potenza media dissipata da data-path, memoria, logica di controllo, processore e logica di distribuzione del clock.

13 10/12/98Cristina Silvano - Università di Brescia13 Modello di Potenza delle FSM INGRESSI PRIMARI USCITE PRIMARIE STATO PROSSIMO REGISTRI DI STATO CLK STATO PRESENTE x 1 x 2 x n y 1 y 2 y m b 1 b 2 b 1 b 2 b VAR b LOGICA COMBINATORIA

14 10/12/98Cristina Silvano - Università di Brescia14 FSM - Potenza Totale [  W]

15 10/12/98Cristina Silvano - Università di Brescia15 Tecniche di Codifica a Livello dei Bus di Sistema oNei circuiti VLSI, le capacità di carico dei nodi di I/O sono maggiori di alcuni ordini di grandezza rispetto alle capacità dei nodi interni  la potenza dissipata dagli I/O contribuisce per una frazione considerevole alla potenza di commutazione globale. oUn significativo risparmio di potenza può essere ottenuto diminuendo l’attività di transizione degli I/O attraverso tecniche di codifica. oPer il bus indirizzi le principali tecniche di codifica sfruttano il principio di località spaziale degli indirizzi. oSvantaggi: âAumento della potenza interna a causa della presenza dei circuiti di codifica/decodifica. âEventuale aggiunta di bit di ridondanza. oIl codice T0 fornisce prestazioni asintotiche costituite da zero transizioni sul bus indirizzi nel caso di sequenza infinita di indirizzi consecutivi.

16 10/12/98Cristina Silvano - Università di Brescia16 Codice T0 oMetodo di codifica: (B (t), INC (t) ) = (B (t-1), 1)se t > 0  b (t) = b (t-1) + S (b (t), 0) altrimenti dove B (t) bus codificato al tempo t, INC (t) linea ridondante al tempo t, b (t) bus indirizzi al tempo t, S valore costante potenza di 2 chiamato stride. oPer sequenze ideali di indirizzi consecutivi di durata infinita, la linea INC è mantenuta a uno e tutte le altre linee di bus non presentano commutazioni, ottenendo prestazioni asintotiche di zero transizioni per indirizzi emessi consecutivi.

17 10/12/98Cristina Silvano - Università di Brescia17 Metodi di Codifica Misti oObiettivo: sfruttare le peculiarità dei metodi di codifica illustrati per ottenere riduzioni di potenza a livello sistema attraverso la loro applicazione combinata. oSchemi di codifica proposti: âCodifica T0_BI, adatta per architetture basate su un singolo bus indirizzi usato per dati e istruzioni. âCodifica Dual_T0, estensione della codifica T0 per architetture basate su bus indirizzi condiviso nel tempo tra dati e istruzioni, come il bus relativo al microprocessore MIPS. âCodifica Dual_T0_BI, estensione della codifica T0_BI per architetture basate su bus indirizzi condiviso nel tempo.

18 10/12/98Cristina Silvano - Università di Brescia18 Confronto Prestazioni dei Metodi di Codifica Misti

19 10/12/98Cristina Silvano - Università di Brescia19 Metodologia di Stima della Potenza a Livello dei Bus di Sistema oObiettivi della ricerca: âDefinizione di un modello per valutare l’effetto di tecniche di codifica sulla potenza dissipata dai bus di sistema in presenza di una gerarchia di memoria. âModellizzazione di diverse configurazioni di sistema in termini di processore target, sotto-sistema di memoria e bus dati e indirizzi. âDefinizione di un modello che includa diverse tecniche di codifica dei bus dati e indirizzi orientate alla bassa dissipazione di potenza. âAnalizzare il comportamento dei bus di sistema utilizzando stream dati e indirizzi derivati  Tracciando il comportamento reale di microprocessori  Simulando l’esecuzione di un programma e la la generazione degli stream dati e indirizzi. âRealizzazione di un programma per l’applicazione automatica del modello teorico studiato.

20 10/12/98Cristina Silvano - Università di Brescia20 Modello di Sistema oModello della gerarchia di memoria:  Memorie cache unificate o separate  Dimensione della cache  Dimensione del blocco  Grado di associatività (Cache a indirizzamento diretto, set associative e completamente associative)  Strategia di scrittura (Write-through e Write-back)  Politica di gestione del fallimento in scrittura (Write-allocate e No-write- allocate)  Politica di sostituzione del blocco (Random e LRU)  Gestione del problema della coerenza oModello che implementa le principali tecniche di codifica del bus dati e indirizzi:  Binary, Bus-Invert, T0, T0_BI, Gray, Dual_T0 e Dual_T0_BI oModello di generazione degli stream dati e indirizzi da parte del processore verso il sotto-sistema di memoria, considerando il principio di località spaziale e temporale.

21 10/12/98Cristina Silvano - Università di Brescia21 Casi di Studio oSistema embedded basato su processore a 32-bit ARM7TDMI a bassa dissipazione e sotto-sistema di memoria composto da cache L1 e memoria principale. oSistema di elaborazione high-end basato sul processore a 64-bit PowerPC604e e gerarchia di memoria composta da L1, L2 e memoria principale. âL1 composta da 32KB cache on-processor set associativa a 4-vie âL2 off-processor configurabile

22 10/12/98Cristina Silvano - Università di Brescia22 Sistema Embedded - CASO B oEffetto della cache L1 off-processor senza codifica dei bus Percentuale di potenza risparmiata su bus dati e indirizzi rispetto all’architettura di riferimento per 4 diverse dimensioni della cache Potenza bus indirizzi vs dim. della cache per una cache set-associativa a 2-vie e 4 diverse dim.blocco Potenza bus dati vs dim. della cache per una cache set- associativa a 2-vie e 4 diverse dim.blocco

23 10/12/98Cristina Silvano - Università di Brescia23 Sistema Embedded - CASO C oEffetto combinato di codificatore di bus on-processor e cache L1 off- processor Potenza bus indirizzi vs dim. della cache per una cache set-associativa a 2-vie e diverse codifiche Potenza bus dati vs dim. della cache per una cache set- associativa a 2-vie e diverse codifiche

24 10/12/98Cristina Silvano - Università di Brescia24 Metodi di Assegnamento degli Stati nelle FSM oDato lo STG associato ad una FSM, il problema consiste nel trovare un assegnamento di codici binari ai registri di stato per minimizzare una data funzione di costo. oMetodi di codifica degli stati orientati alla bassa dissipazione di potenza sono in genere finalizzati a ridurre l’attività di commutazione dei registri di stato tra cicli di clock consecutivi. oObiettivi della ricerca: âRealizzazione di un ambiente integrato per risolvere il problema dell’assegnamento degli stati nelle FSM orientate alla bassa dissipazione di potenza. âDefinizione di metodi per visitare lo STG e assegnare una priorità agli stati simbolici. âDefinizione di tecniche di codifica per assegnare codici binari agli stati simbolici per ridurre l’attività di commutazione delle variabili di stato. âRealizzazione di un programma per l’applicazione automatica dei metodi di codifica proposti.

25 10/12/98Cristina Silvano - Università di Brescia25 Metodi di Codifica degli Stati nelle FSM oProcesso di assegnamento degli stati consiste in due fasi: âProblema dell’ordinamento degli stati selezionando i lati del STG in modo da ottimizzare una data funzione di costo.  Obiettivo: Assegnare una priorità agli stati simbolici per la successiva fase di codifica. âProblema della codifica degli stati in modo da attribuire parole di codice a lunghezza minima agli stati simbolici ordinati, ottimizzando una data funzione di costo.  Funzione di costo finalizzata ad assegnare parole di codice a distanza minima a stati con alta probabilità di transizione.

26 10/12/98Cristina Silvano - Università di Brescia26 Metodi di Codifica degli Stati nelle FSM oProposte tre strategie euristiche di ordinamento degli stati per identificare la traiettoria di nodi consecutivi nel grafo caratterizzati da maggiore probabilità di transizione: âIdentifica la traiettoria di visita effettuando una scelta ottima locale ad ogni passo del lato a peso massimo rispetto al nodo di arrivo selezionato al passo precedente. âIdentifica la traiettoria di visita effettuando una scelta ottima locale ad ogni passo rispetto ad entrambi i nodi di arrivo e partenza selezionati al passo precedente. âIdentifica la traiettoria di visita effettuando una scelta ottima locale ad ogni passo rispetto ad entrambi i nodi di arrivo e partenza selezionati in tutti i passi precedenti.

27 10/12/98Cristina Silvano - Università di Brescia27 Metodi di Codifica degli Stati nelle FSM oProposti due metodi di codifica per gli stati assegnati secondo la lista di priorità ottenuta nella fase precedente. âDate tutte le parole di codice a lunghezza minima rispetto alla codifica assegnata al passo precedente, si assegna la nuova codifica minimizzando H(s n, s n-1 ) âDate tutte le parole di codice a lunghezza minima rispetto alla codifica assegnata al passo precedente, si assegna la nuova codifica minimizzando una funzione di costo parziale C p che contiene H(s n, s n-1 ) e H (s n, s j ) con s j nodi non ancora assegnati.

28 10/12/98Cristina Silvano - Università di Brescia28 Risultati Confronto Metodi di Codifica degli Stati in FSM

29 10/12/98Cristina Silvano - Università di Brescia29 Conclusioni e Sviluppi Futuri oDefinita una metodologia di analisi della potenza dissipata a livello sistema integrata in un ambiente di co-progettazione HW/SW per sistemi dedicati. oDefinito un modello a livello sistema per la valutazione degli effetti congiunti delle tecniche di codifica dei bus e della gerarchia di memoria. oRisultati sperimentali su circuiti di benchmark e casi di studio industriali hanno mostrato accuratezza relativa soddisfacente rispetto a tool di stima a livello logico. oSviluppi futuri: âEstendere l’analisi alla definizione e validazione di metriche di stima delle parti HW e SW per guidare la fase di partizionamento. âAnalisi della parte di comunicazione HW/SW. âValidazione della metodologia di stima proposta attraverso ulteriori casi di studio industriali.

30 10/12/98Cristina Silvano - Università di Brescia30 Conclusioni e Sviluppi Futuri oDefinite nuove tecniche di codifica dell’informazione finalizzate alla riduzione delle transizioni dei bus a livello sistema. oDefinite nuove tecniche di assegnamento degli stati nelle FSM. oLe prestazioni fornite dalle tecniche di codifica e dai modelli proposti sono state dimostrate analiticamente e confermate attraverso misure effettuate su circuiti di benchmark e casi di studio industriali. oSviluppi futuri: âDefinizione di nuove tecniche di codifica ad-hoc adatte a diverse architetture del sotto-sistema di memoria e di I/O e a diverse famiglie di processori. âDefinizione di nuovi metodi di assegnamento degli stati nelle FSM basati su codici a lunghezza variabile finalizzati alla riduzione della potenza di commutazione.


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