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Università degli studi di Parma Dipartimento di Ingegneria dell’Informazione Politecnico di Milano © 2001/02 - William Fornaciari Reti Logiche A Docente: prof. William FORNACIARI fornacia@elet.polimi.it fornacia@elet.polimi.itwww.elet.polimi.it/people/fornacia Lezione n.3.1 Introduzione alla sintesi logica
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© 2001/02 - William Fornaciari Introduzione Sintesi: insieme di tecniche di ottimizzazione Sintesi Comportamentale Partitioning Pipelining Scheduling Allocazione delle risorse Sintesi Logica Ottimizzazione di macchine sequenziali Minimizzazione logica multilivello - 2 livelli Technology mapping Sintesi Fisica Clock buffer-tree design Placement e routing ottimale
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Introduzione alla sintesi logica© 2001/02 - William Fornaciari Sintesi Logica: definizione Conversione da una descrizione HDL ad una net-list ottimizzata ed indirizzata ad una particolare tecnica implementativa (standard_cell, gate array,.....) Traduzione da HDL a net-list da net-list a net-list ottimale da net-list ottimale a net-list ottimale di blocchi Descrizione di alto livello TraduzioneSchematico Ottimizzazione Schematico
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Introduzione alla sintesi logica© 2001/02 - William Fornaciari Sintesi Logica: obiettivi Automatizza la fase di progetto logico di un circuito digitale Gestisce vincoli di progetto area, ritardi, potenza, testabilità, limitazioni di fan-in e fan-out. Produce ottimizzazioni di alta qualità (comparabili con quelle manuali) area-tempo Adattabile ad ampie categorie di librerie e tecnologie
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Introduzione alla sintesi logica© 2001/02 - William Fornaciari Confronto con progetto manuale Produttività Qualità 1.5 x0.9 x0.8 x 1 x 10 x 100 x 0.1 x sintesi logica sintesi alto livello Non accettabile accettabile
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