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A.S.E.18.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 18 Flip-flop S-R Master-slaveFlip-flop S-R Master-slave Flip-flop J-K Master-slaveFlip-flop.

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1 A.S.E.18.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 18 Flip-flop S-R Master-slaveFlip-flop S-R Master-slave Flip-flop J-K Master-slaveFlip-flop J-K Master-slave Flip-flop D Master-slave Flip-flop D Master-slave Flip-flop T Master-slaveFlip-flop T Master-slave Flip-flop D Edge triggered Flip-flop D Edge triggered RegistriRegistri Contatore asincronoContatore asincrono

2 A.S.E.18.2 Richiami Flip-Flop R-SFlip-Flop R-S Variabili di statoVariabili di stato Flip-Flop R-S con abilitazioneFlip-Flop R-S con abilitazione D LatchD Latch TemporizzazioniTemporizzazioni Architettura MASTER - SLAVEArchitettura MASTER - SLAVE

3 A.S.E.18.3 Architettura MASTER - SLAVE MASTERSLAVE MASTERSLAVE R S QQ Ck M S Q QMQM QMQM Ck S RSRS

4 A.S.E.18.4 Clock non sovrapposto Il clock master e il clock slave non devono mai essere attivi (alti, = 1) contemporaneamenteIl clock master e il clock slave non devono mai essere attivi (alti, = 1) contemporaneamente Non possono essere ottenuti con un inverterNon possono essere ottenuti con un inverter Ck M Ck S Ck M Ck S no

5 A.S.E.18.5 Clock a due fasi non sovrapposte Tecnica di generazione a sogliaTecnica di generazione a soglia Ck M Ck S SHSH SLSL Ck

6 A.S.E.18.6 Sequenza di funzionamento Ck t Abilitato SLAVE Abilitato MASTER Abilitato SLAVE Master accoppiato agli Ingressi Slave disaccoppiato dal Master Master disaccoppiato agli Ingressi Slave accoppiato al Master

7 A.S.E.18.7

8 A.S.E.18.8 Forme d’onda (S-R Master-slave)

9 A.S.E.18.9 Flip-flop J – K master-slave

10 A.S.E Forme d’onda (J-K master-slave)

11 A.S.E D Master - Slave

12 A.S.E T Master - Slave

13 A.S.E Generatore di clock a due fasi Un altro modo di generare il Clock a due fasi non sovrapposteUn altro modo di generare il Clock a due fasi non sovrapposte 11 22 Ck A

14 A.S.E Forme d’Onda Ck A 1111 2222 t  T 11 22 Ck A

15 A.S.E Flip-flop D Edge Triggered

16 A.S.E (Ck=0) 0

17 A.S.E Ck=0, Q -  Q Q Q

18 A.S.E Ck=0, D=0 (1) 0 Q Q 1 1 0

19 A.S.E Ck=0, D=0 (2) 0 Q Q

20 A.S.E Ck=0, D=0 (Fine) 0 Q Q

21 A.S.E Ck=0, D=1 (Fine) 0 Q Q

22 A.S.E CK=1 1

23 A.S.E Ck=1, D=0 (1) 1 0

24 A.S.E Ck=1, D=0 (2)

25 A.S.E Ck=1, D=0 (3)

26 A.S.E Ck=1, D=0 (4)

27 A.S.E Ck=1, D=0 (5)

28 A.S.E Ck=1, D=0, Q=0 (Fine)

29 A.S.E Ck=1, D=0 (1’)

30 A.S.E Ck=1, D=0, Q=1 (Fine)

31 A.S.E Ck=1, D=1 (1) 1 1

32 A.S.E Ck=1, D=1 (2) 1 1 0

33 A.S.E Ck=1, D=1 (3)

34 A.S.E Ck=1, D=1 (4)

35 A.S.E Ck=1, D=1, Q=1 (Fine)

36 A.S.E Ck=1, D=1 (1’) 1 1 0

37 A.S.E Ck=1, D=1 (2’)

38 A.S.E Ck=1, D=1, Q=0 (Fine)

39 A.S.E Ck=1  0, D=0, Q=0 (Fine) 

40 A.S.E Ck=1  0, D=0, Q=1 (Fine) 

41 A.S.E Ck=1  0, D=1, Q=0 (Fine) 

42 A.S.E Ck=1  0, D=1, Q=1 (Fine) 

43 A.S.E Ck=0  1, D=0 (1) 

44 A.S.E Ck=0  1, D=0, Q=0 (Fine) 

45 A.S.E Ck=0  1, D=1 (1) 

46 A.S.E Ck=0  1, D=1, Q=1 (Fine) 

47 A.S.E D Negative Edge Triggered

48 A.S.E Tempi di Rispetto Per evitare errori in fase di memorizzazione è necessario che il dato sia stabile un po’ prima e un po’ dopo la commutazione del clockPer evitare errori in fase di memorizzazione è necessario che il dato sia stabile un po’ prima e un po’ dopo la commutazione del clock Ck t Abilitato SLAVE Abilitato MASTER Abilitato SLAVE D Q T setupT holdT propagation

49 A.S.E D Edge Triggered con Preset e Clear Asincroni

50 A.S.E PR = 0, CK = 0, D = 0 (1)

51 A.S.E PR = 0, CK = 0, D = 0 (2)

52 A.S.E PR = 0, CK = 1, D =

53 A.S.E PR = 0, CK = 0, D =

54 A.S.E PR = 0, CK = 1, D =

55 A.S.E Flip-flop J-K Positive Edge triggered (soluzione alternativa)

56 A.S.E Flip-flop T Positive Edge triggered (soluzione alternativa)

57 A.S.E Tabelle delle funzioni SR Q+Q+Q+Q+ 00Q T Q+Q+Q+Q+0Q 1QJK Q+Q+Q+Q+00Q QD Q+Q+Q+Q+00 11

58 A.S.E Tabella delle transizioni Flip-flop S-R & Flip-flop D SRQ Q+Q+Q+Q DQ Q+Q+Q+Q

59 A.S.E Tabella delle transizioni Flip-flop J-K & Flip-flop T JKQ Q+Q+Q+Q TQ Q+Q+Q+Q

60 A.S.E Flip - Flop T (TOGGLE) Tabella di VeritàSchema logicoTabella di VeritàSchema logico Ck T Q QQQQ CkTQ 0XQ 1XQ XQ 0Q 1 QQQQ S Q Ck  Q R

61 A.S.E Forme d’onda Ck T Q Il Flip – Flop T divide per 2 la frequenza del Clock Il Flip – Flop T divide per 2 la frequenza del Clock SimboloSimbolo t T Q Ck

62 A.S.E Flip – Flop T in cascata T Q Ck T Q Ck T Q Ck T Q Ck Q0Q0Q0Q0 C E Q1Q1Q1Q1 Q2Q2Q2Q2 Q3Q3Q3Q3

63 A.S.E Forme d’onda C E Q0Q0 t Q1Q1 Q2Q2 Q3Q

64 A.S.E Contatore modulo 2 N con riporto seriale Sequenza di uscitaSequenza di uscita NQ3Q2Q1Q

65 A.S.E Problema del riporto seriale Forme d’ondaForme d’onda C T Q0Q0 t Q1Q1 Q2Q2 Q3Q

66 A.S.E Osservazioini Il Flip-Flop D edge triggered elemento base delle reti sincronizzateIl Flip-Flop D edge triggered elemento base delle reti sincronizzate Non è possibile prevedere il valore dell’uscita del Flip –Flop all’accensioneNon è possibile prevedere il valore dell’uscita del Flip –Flop all’accensione Può essere necessario inizializzare il sistema anche durante il normale funzionamentoPuò essere necessario inizializzare il sistema anche durante il normale funzionamento L’inizzializzazione può richiedere il caricamento di un particolare valoreL’inizzializzazione può richiedere il caricamento di un particolare valore L’inizializzazione deve essere indipendente dai fronti del Clock (asincrona)L’inizializzazione deve essere indipendente dai fronti del Clock (asincrona)

67 A.S.E Flip – Flop D (Edge Triggered) con CLEAR & PRESET asincroni Q D Ck Clear 11 22 Preset D Ck Q Preset Clear

68 A.S.E Verifica Pr = 0, Ck = 1 Q D Ck Clear 11 22 Preset X

69 A.S.E Verifica Pr = 0, Ck = 0, D = 1 Q D Ck Clear 11 22 Preset

70 A.S.E Verifica Pr = 0, Ck = 0, D = 0 Q D Ck Clear 11 22 Preset

71 A.S.E Registro a scorrimento (shift register) Serial In Serial Out (SISO)Serial In Serial Out (SISO) In Ck Out D Q Ck D Q Ck D Q Ck D Q Ck In Out t

72 A.S.E Registro a scorrimento 2 Serial In Parallel Out (SIPO)Serial In Parallel Out (SIPO) In Ck Out D Q Ck D Q Ck D Q Ck D Q Ck Q0Q0 In Out t Q3Q3 Q2Q2 Q1Q1 Q0Q0 Q3Q3 Q2Q2 Q1Q

73 A.S.E Registro a scorrimento 3 Parallel In Serial Out (PISO)Parallel In Serial Out (PISO) Clear Out Load Pr D Q Ck Cl Pr D Q Ck Cl Pr D Q Ck Cl Pr D Q Ck Cl Ck

74 A.S.E Registro a scorrimento 4 Parallel In Parallel Out (PIPO)Parallel In Parallel Out (PIPO) Clear Out Load Pr D Q Ck Cl Pr D Q Ck Cl Pr D Q Ck Cl Pr D Q Ck Cl Ck

75 A.S.E Registro di sincronizzazione PIPO Ver. 2PIPO Ver. 2 In Ck D Q Ck D Q Ck D Q Ck D Q Ck Q3Q3 Q2Q2 Q1Q1 Q0Q0

76 A.S.E Conclusioni Flip-flop S-R Master-slaveFlip-flop S-R Master-slave Flip-flop J-K Master-slaveFlip-flop J-K Master-slave Flip-flop D Master-slave Flip-flop D Master-slave Flip-flop T Master-slaveFlip-flop T Master-slave Flip-flop D Edge triggered Flip-flop D Edge triggered RegistriRegistri Contatore asincronoContatore asincrono


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