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Politecnico di Milano Francesco Redaelli - Davide Sacchi STUDIO DI METODOLOGIE DI SINTESI DI ALTO LIVELLO PER LA REALIZZAZIONE DI UN SINTETIZZATORE AUTOMATICO.

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Presentazione sul tema: "Politecnico di Milano Francesco Redaelli - Davide Sacchi STUDIO DI METODOLOGIE DI SINTESI DI ALTO LIVELLO PER LA REALIZZAZIONE DI UN SINTETIZZATORE AUTOMATICO."— Transcript della presentazione:

1 Politecnico di Milano Francesco Redaelli - Davide Sacchi STUDIO DI METODOLOGIE DI SINTESI DI ALTO LIVELLO PER LA REALIZZAZIONE DI UN SINTETIZZATORE AUTOMATICO DA INTEGRARE NEL PROGETTO P AND A Relatore: Prof. Fabrizio FERRANDI Correlatore: Ing. Marco Domenico SANTAMBROGIO Francesco Redaelli MATRICOLA Davide Sacchi MATRICOLA

2 Francesco Redaelli - Davide Sacchi 2 Sommario Obiettivi P AND A Introduzione alla sintesi di alto livello Tecnologie di sintesi: Diagrammi ASM Sintetizzatore SPARK Grafi SDG Caso di studio: Algoritmo Kernighan-Lin Risultati e Confronto Conclusioni e sviluppi futuri

3 Francesco Redaelli - Davide Sacchi 3 Obiettivi Analisi di due metodi di sintesi di alto livello esistenti: tramite ASM e tramite SPARK Analisi di due metodi di sintesi di alto livello esistenti: tramite ASM e tramite SPARK Introduzione di un nuovo metodo basato sugli SDG come rappresentazione formale Introduzione di un nuovo metodo basato sugli SDG come rappresentazione formale Confronto dei metodi di sintesi di alto livello Confronto dei metodi di sintesi di alto livello

4 Francesco Redaelli - Davide Sacchi 4 P AND A DRESDHLSHW/SW CodesignCERBERO

5 Francesco Redaelli - Davide Sacchi 5 while (TRUE) { switch (state) { case S0: x = a + b; state = S1; next; case S1:... } Sorgente Sintesi di alto livello High-level synthesis is the process of mapping a behavioral description at the algorithmic level to a structural description in terms of functional units, memory elements and interconnections Sabih H. Gerez, Algorithms for VLSI Design Automation Assegnamento risorse Allocazione risorse Schedulazione sync: process begin wait until CLOCKevent and CLOCK=1; state <= state_next; end process sync; ciclo: process begin case state is when S0 => out1 <= a + c; state_next <= S1;... end process ciclo; Descrizione Strutturale

6 Francesco Redaelli - Davide Sacchi 6 REALIZZAZIONE DEL DIAGRAMMA ASM Diagrammi ASM (1) DESCRIZIONE IN LINGUAGGIO C State Box Posizioni possibili per il nome S1 S1 Uscite asserite Zx Condition Box CONDIZIONE FALSETRUE Condizione di test Output Box Uscite asseriteZx

7 Francesco Redaelli - Davide Sacchi 7 Diagrammi ASM (2) CASE stato_presente IS WHEN "10" => if( j Operazioni stato 11 if( max < maxp ) then stato_presente <= "12"; else stato_presente <= "13"; end if; WHEN "12" => Operazioni stato 12 stato_presente <= "13"; WHEN "13" => j <= j+1; stato_presente <= "14; end case; TRADUZIONE DEL DIAGRAMMA A BLOCCHI IN VHDL INDIVIDUAZIONE DEGLI STATI

8 Francesco Redaelli - Davide Sacchi 8 Sintetizzatore Spark

9 Francesco Redaelli - Davide Sacchi 9 Grafi SDG (1) CASE stato IS … WHEN A => Operazioni stato A WHEN B => Operazioni stato B WHEN C => Operazioni stato C … end case; Scheduling

10 Francesco Redaelli - Davide Sacchi 10 if (clk'event AND clk = '1') then CASE stato_presente IS WHEN x"00" => i <= 0; k <= 0; stato_presente <= x"01"; WHEN x"01" => ind18 <= Dv(i) + Dv(k + ndiv2); iA <= i; iB <= k; Mk <= M(A(i * 2)*n + B(k * 2)) * 2; if(A((i * 2) + 1) > 0) then i <= i+1; end if; if (B((k * 2) + 1) > 0) then k <= k+1; end if; if ((A((i * 2) + 1) > 0) and (B((k * 2) + 1)>0)) then stato_presente <= x"01"; else stato_presente <= x02"; end if; WHEN x02" => max <= ind18 - Mk; stato_presente <= x"11"; end CASE; end if; Grafi SDG (2) Entry S3 T S4 T S6 S1 W1S7 S2 S5 W2 S6 S1 W1 S7 S2 S5 W2 S3 S4

11 Francesco Redaelli - Davide Sacchi 11 Algoritmo Kernighan-Lin a b c d e f AB

12 Francesco Redaelli - Davide Sacchi 12 Risultati e Confronto (1) Metodof(MHz)Cp(ns)LUTSLCStatiTransizioniIO Occupazione Spazio (%) ASM O ASM SDG O SDG SPARK Risultati ottenuti attraverso ISE

13 Francesco Redaelli - Davide Sacchi 13 Risultati e Confronto (2) Metodof(MHz)Cp(ns)LUT ASM O ASM SDG O SDG SPARK Risultati ottenuti attraverso Synplify Pro

14 Francesco Redaelli - Davide Sacchi 14 Risultati e Confronto (3) MetodoCicliTempo ISE(ms)Tempo Synplify(ms) ASM O ASM SDG O SDG SPARK Confronto tempistiche di simulazione

15 Francesco Redaelli - Davide Sacchi 15 Conclusioni e sviluppi futuri HLS DRESDHW/SW CodesignCERBERO Modulo di sintesi di alto livello basato su SDG

16 Francesco Redaelli - Davide Sacchi 16 Fine Presentazione Domande


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