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CSN1 - Lecce 24 Settembre 2003 Stato Elettronica Mu 1 Adriano Lai Stato Elettronica Mu Descrizione del sistema nel suo insiemeDescrizione del sistema nel.

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1 CSN1 - Lecce 24 Settembre 2003 Stato Elettronica Mu 1 Adriano Lai Stato Elettronica Mu Descrizione del sistema nel suo insiemeDescrizione del sistema nel suo insieme Aspetti critici e soluzioni adottateAspetti critici e soluzioni adottate Componenti principali del sistemaComponenti principali del sistema StatoStato PianificazionePianificazione Schema della presentazione

2 CSN1 - Lecce 24 Settembre 2003 Stato Elettronica Mu 2 Adriano Lai Requisiti 1 – Front-end Sistema  : un insieme di rivelatori differenti Geometrie differentiGeometrie differenti Capacità differenti ( pF)Capacità differenti ( pF) Letture differenti:Letture differenti: PadPad WireWire CombinataCombinata GEMGEM Elettronica veloce (t rise amplificatore ~ 10 ns) su un vasto intervallo di C in

3 CSN1 - Lecce 24 Settembre 2003 Stato Elettronica Mu 3 Adriano Lai Requisiti 2 – Layout e logica “vista” dal rivelatore “vista” dal trigger Canali Fisici 126k (Front-end) Canali logici 26k (ODE) Pad logici – 55k (L0 trigger) Solo i canali logici sono inviati al trigger e letti dal DAQ Conseguenze: Notevole riduzione dei costi Notevole riduzione dei costi Riduzione del numero di connessioni Riduzione del numero di connessioni Una “ginnastica” articolata per tradurre il layout fisico nel layout logico Una “ginnastica” articolata per tradurre il layout fisico nel layout logico

4 CSN1 - Lecce 24 Settembre 2003 Stato Elettronica Mu 4 Adriano Lai Requisiti 3 – Timing ed efficienza L0  Trigger: 5 SU 5 CON efficieNZA DEL 95%  efficienZA RICHIESTA per canALE: 99% in 20 ns (double gap) 25 ns  Controllare (e regolare) periodo e fase rispetto al clock di sistema (BX) Allineamento temporale Col clock del Bunch Crossing Della distribuzione temporale del singolo canale Risoluzione intrinseca del rivelatore (rms ~ 4 ns) Offset temporali Fissi Tempo di volo Cavi Differenze di guadagno fra camere Variabili nel tempo jitter dei cavi  volt,  press,  Temp

5 CSN1 - Lecce 24 Settembre 2003 Stato Elettronica Mu 5 Adriano Lai Strumenti per l’allineamento temporale Front-end boards ASD DIALOG: Programmable delays ODE boards Synchronization to BX Time tagging L0 pipelines L0/L1 interfaces SYNC chip Reconstruction of time distributions (TDC) Delay measurement and monitoring Rate monitoring IB SB (ECS) I 2 C link CAN link

6 CSN1 - Lecce 24 Settembre 2003 Stato Elettronica Mu 6 Adriano Lai Architettura del sistema SYSTEM ARCHITECTURE (TDR + modifications) (42k LVDS) Logical Channels Links (26k) Intermediate Boards Logical channels Generation (IB) L0 (  ) Trigger L1 buffers & DAQ Interface Optical transmission ~1000 link ~150 link In CAVERNA (Radiazione: Componenti dacertificare) In Counting Room Front-end controls ECS nodes Service Boards Low Voltage ASD Physical Channels (126k) OnDETECTOR Programmable Delays Logics, DACs, I 2 C node (DIALOG) ASD Front-end OffDETECTOR Off Detector Electronics BX Synchronization Fine Time measurement L0 buffers Trigger & DAQ interfaces (SYNC) ASD CERN Schede FE INFN Cagliari SPB INFN Roma1 (PZ) DIALOG INFN Cagliari IB INFN Frascati LV INFN Frascati SB INFN Roma1 ODE INFN Frascati SYNC chip INFN Cagliari Coord. A. Lai INFN CAResponsabilità: 3 MCHF

7 CSN1 - Lecce 24 Settembre 2003 Stato Elettronica Mu 7 Adriano Lai Struttura e ubicazione del sistema M2-M5 Muon filters Camere Crates Detector Area Counting house 80 m

8 CSN1 - Lecce 24 Settembre 2003 Stato Elettronica Mu 8 Adriano Lai CARIOCA (CERN) CARIOCAASDQ( ++ ) ENC2200e + 40e/pF 3000e + 40e/pF t rise 10 ns6 ns t fall 50 ns 10 pF23 mV/fC mV/fC 220 pF12 mV/fC mV/fC Cons./canale16 mW40 mW Z in 45 ohm25 ohm Costo(50 kCHF)750 kCHF Caratteristiche Caratteristiche rad hard IBM 0.25 rad hard IBM chip sul sistema chip sul sistema Ultima versione (“finale”) sotto Ultima versione (“finale”) sotto bonding al CERN bonding al CERN Inizio test Ottobre Inizio test Ottobre 8x

9 CSN1 - Lecce 24 Settembre 2003 Stato Elettronica Mu 9 Adriano Lai DIALOG (Cagliari) 16 LVDS input Prog. Delayer Prog. Dig. Shaper MASKMASK Logical Channel Generation 8 LVDS output I 2 C Interface SCL SDA DIALOG Configuration registers CAlibDLL & DLL ADC Address 16 bits Rate counter Tst Signal Pls0 Pls1 ASD pulse generation & Delay Thr DAC 1-16 Threshold 1-16 Calibration CLK Pulse Start/Stop Programmable time adjustment (32 steps of ~1.5 ns MHz) with external calibration by DLL (settable period ~ ns) Programmable output signal width adjustment (8 steps of ~3 ns each) Mask on every input channel 16 DACs for ASD threshold settings: LSB ~ pF, ~ pF I 2 C Interface Triple-voted and auto-corrected registers for better SEU immunity (both configuration and state machines) Logical Channel generation:  OR2 ; OR4 ; OR8  AND2 ; OR2 (2 AND2) ; OR4 (4 AND2) ASD pulse generation 16 bits rate counter (1 channel at a time) Internal Pattern generation rad hard IBM pezzi nel sistema 2 versioni (parziali) realizzate: DIALOG-  Feb 02 DIALOG-  Sett 02 Versione finale da inviare fine Ott. Eng run e produzione di massa entro il 2004

10 CSN1 - Lecce 24 Settembre 2003 Stato Elettronica Mu 10 Adriano Lai IB e TB (LNF) Intermediate Board e Transition Board 16 slots (IB/ODE) PS connectors CAN connectors (ODE) Time [nsec] Input channel number 2 ns window OR 4 A OR 4 B OR 24A OR 24B Prototipo finale pronto da marzo scorso Prototipo finale pronto da marzo scorso 152 IB+TB nel sistema – 24 BP 152 IB+TB nel sistema – 24 BP

11 CSN1 - Lecce 24 Settembre 2003 Stato Elettronica Mu 11 Adriano Lai SYNC (Cagliari) 8 LVDS in TDC Phase 4bits x 8 BX sync BX count Phase 4bits x 8 BX 4bit BX + hits L0 buffer DPRAM 256 x 54 Hamming code generator EDAC Hamming code generator EV count ERR flags EV 4bit L0 derandomizer DPRAM 128 x 54 EDAC ERR flags OutMux 32 x 2 To L1 To GOL Prog GOL buffer FT 4bits x 8 Fine Time Histogram 24bits x 16 SYNC Configuration registers I2C interface SCL SDA From DIALOG/IB from/to SB TDC & Synchronizer : 4 bit TDC (1.5 ns 40 MHz) – DLL based Custom Macro-cell. Configuration Registers : Triple voted for best SEU immunity. Also Pipeline Register are triple voted I 2 C Interface : Used to R/W internal configuration. Time Histogram Builder : Builds the complete time histogram one channel at a time. 16 bins of 2 24 entries each. The counts stop when any of the bins saturates. Dead time free in hit capture. L0 buffer : Circular buffer based on a 256x54 SRAM (4 x 128x27 SRAM blocks (CERN development – K. Kouklinas). Initial R/W address programmable. L0 Derandomizer : FIFO based on a 128x54 SRAM (2 x 128x27 SRAM blocks (CERN). The depth is programmable to 16, 32, 64 or 128. EDAC : Single Error detection and correction, Double Error detection. 7 bits code. L0 Trigger Interface : Sends 8 synchronized hits along with the 2 LSB of the BX Identifier every machine cycle (40 MHz). rad hard IBM 0.25 SYNC-  inviato Dic 02 – ricevuto Giu 03 Ultima versione, SYNC- , inviata a Giugno, attesa a giorni produzione entro 2004 (4000 pz)

12 CSN1 - Lecce 24 Settembre 2003 Stato Elettronica Mu 12 Adriano Lai ODE (LNF) 192 LVDS input signals –10 layers motherboard –6U Compact PCI card –Mixed 3.3/2.5 V devices 24 SYNC chips24 SYNC chips –Mounted on piggy board 12 GOL chips for trigger12 GOL chips for trigger 1 parallel optical transmitter (12 channels)1 parallel optical transmitter (12 channels) 1 TTCrx chip mounted on motherboard1 TTCrx chip mounted on motherboard 1 de-jitter circuit1 de-jitter circuit –PLL + VCXO (or QPLL) 1 Board controller FPGA1 Board controller FPGA 1 GOL chip for DAQ1 GOL chip for DAQ 1 VCSEL laser1 VCSEL laser 1 ELMB board for ECS interface1 ELMB board for ECS interface VCsel  Attualmente sotto test. Manca la parte ottica, SYNC finale e QPLL (CERN) (148 schede)

13 CSN1 - Lecce 24 Settembre 2003 Stato Elettronica Mu 13 Adriano Lai SB (Roma 1) ELMB CANBUS CLK40 BC Pulse Test/pulse SCL SDA_IN SDA_OUT Test/Pulse RESET ttl/lvds converter ELMB Test/pulse ELMB Test/pulse ELMB Test/pulse 3x LVDS I2c each ELMB test pulse logic Prototipo finale pronto da inizio 2003 (a parte la scelta sui connettori…) In corso il lavoro sui programmi di gestione della scheda per l’on-line (PVSS) Il PDM (Pulse Distribution Module) è in fase di sbroglio La produzione delle SB è pronta a partire (144 schede)

14 CSN1 - Lecce 24 Settembre 2003 Stato Elettronica Mu 14 Adriano Lai Test di sistema “Test della catena di lettura” Sono stati testati insieme su banco (Giu 03): - DIALOG - SB - IB + TB - SYNC-FPGA - ODE (eccetto la trasmissione ottica) -- ODE + SYNC-  separtamente (Sett 03) Entro Ottobre: - SYNC-  - Tx-Rx ottica Prossimo passo Catena “di sistema” con: DIALOG-  + CARIOCA - 1 CANbus branch + 3 SB - 3 TB-IB - 3 ODE - 1 “trigger”receiver e 1 GOL receiver Il montaggio dei componenti sulle schede è partito. Test previsto entro la fine del 2003 } }

15 CSN1 - Lecce 24 Settembre 2003 Stato Elettronica Mu 15 Adriano LaiSchedule (moved April 04) (IB + SB ?) ~25% end 04 ~10% end 04

16 CSN1 - Lecce 24 Settembre 2003 Stato Elettronica Mu 16 Adriano Lai Sommario conclusivo La scelta sul chip di front-end converge sul CARIOCA La scelta sul chip di front-end converge sul CARIOCA La realizzazione del sistema, quasi totalmente sotto responsabilità italiana, procede finora sostanzialmente “on-schedule” e “on-budget”, anche se senza margini temporali La realizzazione del sistema, quasi totalmente sotto responsabilità italiana, procede finora sostanzialmente “on-schedule” e “on-budget”, anche se senza margini temporali - Ritardi su: Eng. Run ASIC (già pre-annunciato un anno fa e ufficialmente spostato di 4 mesi) Completamento test ODE board Secondo programma, il 2004 vedrà partire la produzione delle schede (25% FEB, 10% IB-SB-ODE) Secondo programma, il 2004 vedrà partire la produzione delle schede (25% FEB, 10% IB-SB-ODE)


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