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Architetture dei Calcolatori (Lettere j-z) Il Processore (2) Ing. Davide DAmico.

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1 Architetture dei Calcolatori (Lettere j-z) Il Processore (2) Ing. Davide DAmico

2 CPU (2)2 Suddividere lesecuzione di una istruzione in piu passi (steps) Suddividere lesecuzione di una istruzione in piu passi (steps) m Fetch, Decode, Execute, Memory Access, Write Back m Ogni passo richiede un ciclo di clock m Istruzioni diverse possono richiedere un numero diverso di passi (cicli) m I passi scelti in modo da bilanciare il carico di lavoro In modo da minimizzare la durata del ciclo di clock In modo da minimizzare la durata del ciclo di clock Assunzione: in un passo/ciclo di clock si puo effettuare una sola operazione tra: Assunzione: in un passo/ciclo di clock si puo effettuare una sola operazione tra: m Accesso in memoria m Accesso al banco dei registri (lettura o scrittura) m Operazione ALU Approccio Multiciclo

3 CPU (2)3 Approccio Multiciclo Alla fine di ogni ciclo Alla fine di ogni ciclo m Bisogna memorizzare i valori richiesti dai cicli successivi dellistuzione corrente m Richiede limpiego di registri addizionali interni (invisibili al programmatore): IR: Instruction Register IR: Instruction Register MDR: Memory Data Register MDR: Memory Data Register A & B:Valori letti dai registri A & B:Valori letti dai registri ALUout: Registro che memorizza il risultato delle operazioni ALU ALUout: Registro che memorizza il risultato delle operazioni ALU

4 CPU (2)4 Approccio Multiciclo Vantaggi Vantaggi m Unita funzionali che devono essere usata piu volte per la stessa istruzione non devono essere replicate se impiegate in passi diversi Una sola memoria per dati e istruzioni Una sola memoria per dati e istruzioni Una sola ALU (no adder) Una sola ALU (no adder) m Tempo di ciclo piu breve m Tempi di esecuzione inferiori Istruzioni usano il solo tempo (cicli) necessario alla loro esecuzione Istruzioni usano il solo tempo (cicli) necessario alla loro esecuzione

5 CPU (2)5 Unità di elaborazione a ciclo multiplo: una vista astratta Contiene listruzione Dati dalla memoria Dati dal secondo registro Risultato della ALU Dati dal primo registro

6 CPU (2)6 Una vista più dettagliata Poiché le unità funzionali sono condivise, occorre aggiungere dei multiplexer ed ampliare quelli già esistenti nel ciclo singolo Poiché le unità funzionali sono condivise, occorre aggiungere dei multiplexer ed ampliare quelli già esistenti nel ciclo singolo Unica Memoria per dati e istruzioni Unica Memoria per dati e istruzioni m Si aggiunge un multiplexer per selezionare il PC o ALUOut come indirizzo della memoria da leggere/scrivere Dovendo condividere la ALU Dovendo condividere la ALU m Si aggiunge un multiplexer per il primo ingresso della ALU per selezionare il registro A (primo registro) oppure il PC (per il calcolo dellindirizzo dellistruzione successiva) m Il multiplexer a 2 vie sul secondo ingresso della ALU viene ampliato a 4 vie Una per il valore 4 (per il calcolo dellindirizzo dellistruzione successiva) Una per il valore 4 (per il calcolo dellindirizzo dellistruzione successiva) Una per il valore dellindirizzo (16 bit, estesi in segno a 32 e traslati a sinistra) Una per il valore dellindirizzo (16 bit, estesi in segno a 32 e traslati a sinistra)

7 CPU (2)7 Una vista più dettagliata (2) Mux su primo ingresso ALU Mux su secondo ingresso ALU Indirizzo da PC o da ALU

8 CPU (2)8 I segnali di controllo Nellunità a ciclo multiplo occorre cambiare anche linsieme dei segnali di controllo Nellunità a ciclo multiplo occorre cambiare anche linsieme dei segnali di controllo m Gli elementi di memoria visibili al programmatore (il PC, la memoria ed i registri) e lIR hanno bisogno di un segnale di controllo per la scrittura m La memoria ha anche bisogno di un segnale di controllo per la lettura m Ciascuno dei due multiplexer a due vie aggiunti ha bisogno di un segnale di controllo a 1 bit m Il multiplexer a quattro vie ha bisogno di un segnale di controllo a 2 bit

9 CPU (2)9 Lunità con i segnali di controllo

10 CPU (2)10 Implementazione dei salti Per le istruzioni di jump e branch, ci sono tre possibili sorgenti per il valore da scrivere in PC Per le istruzioni di jump e branch, ci sono tre possibili sorgenti per il valore da scrivere in PC m Loutput della ALU, con il valore PC+4 calcolato durante la fase di fetch dellistruzione m Il registro ALUOut, dove è memorizzato lindirizzo del branch una volta che è stato calcolato m I 26 bit meno significativi dellIR traslati a sinistra di 2 e concatenati con i 4 bit più significativi del PC incrementato, se listruzione è di jump

11 CPU (2)11 Implementazione dei salti: jump Prelievo dei 26 bit per jump Scelta del valore da scrivere in PC: 0: PC+4 1: indirizzo del salto condizionato 2: indirizzo di jump

12 CPU (2)12 Implementazione dei salti: beq Zero (dalla ALU) AND PCWriteCond Scelta del valore in PC In OR con PCWrite per indicare la scrittura di PC

13 CPU (2)13 Il controllo della ALU Unità di controllo della ALU ALUOp come input 6 bit di funct come input 3 bit di controllo alla ALU come output

14 CPU (2)14 Lunità di elaborazione multi-ciclo

15 CPU (2)15 I segnali di controllo ad 1 bit Segnale Effetto quando vale 0 Effetto quando vale 1 RegDst Registro destinazione = rt Registro destinazione = rd RegWriteNessuno Nel registro indicato sullingresso Write register viene scritto il valore Write data ALUSrcA Il primo operando di ALU è PC Il primo operando di ALU è registro A MemReadNessuno Lettura della locazione di memoria indicata da Address MemWriteNessuno Scrittura della locazione di memoria indicata da Address MemtoReg Il valore in Write data (registri) viene da ALUOut Il valore in Write data (registri) viene da MDR IorD Lindirizzo proviene da PC Lindirizzo proviene da ALUOut IRWriteNessuno Uscita memoria scritta in IR PCWriteNessuno Scrittura in PC: provenienza da PCSource PCWriteCondNessuno Scrittura in PC se Zero di ALU è 1

16 CPU (2)16 I segnali di controllo a 2 bit SegnaleValEffetto ALUOp00 LALU calcola la somma 01 LALU calcola la sottrazione 10 Operazione determinata dal campo funct ALUScrB00 Il secondo ingresso della ALU: proviene da reg. B 01 …: è la costante 4 10 …: il valore dei 16 bit meno sign. di IR, estesi a …: il valore dei 16 bit meno sign. di IR, estesi a 32, traslati a sinistra di 2 bit PCSource00 In PC viene scritta luscita della ALU (PC+4) 01 In PC viene scritto ALUOut (indirizzo di beq) 10 In PC viene scritto lindirizzo di jump (26 bit meno sign. di IR, traslati a sinistra di 2 bit e concatenati con i 4 bit più sign. di PC)

17 CPU (2)17 Esecuzione di una istruzione in più cicli Obiettivo: Obiettivo: m Decomporre le istruzioni in modo da bilanciare il carico di lavoro in ogni ciclo (e minimizzare la durata del ciclo di clock) Suddividiamo le istruzioni in una serie di passi Suddividiamo le istruzioni in una serie di passi m Ogni passo coincide con un ciclo di clock m Ogni passo comprende al più: Unoperazione con la ALU Unoperazione con la ALU Un accesso al banco dei registri Un accesso al banco dei registri Un accesso alla memoria Un accesso alla memoria In questo modo, la durata del ciclo di clock sarà pari alla durata della più lenta di queste tre operazioni In questo modo, la durata del ciclo di clock sarà pari alla durata della più lenta di queste tre operazioni

18 CPU (2)18 Alla fine di ciascun ciclo di clock Tutti i valori che sono necessari al passo successivo/Istruzione Tutti i valori che sono necessari al passo successivo/Istruzione m Sono memorizzati in qualche componente Ad esempio Ad esempio m Il Program Counter m Il banco dei registi m La memoria m Uno dei registri addizionali A, B, MDR oppure ALUOut A, B, MDR oppure ALUOut IR (dotato di segnale di controllo per la scrittura) IR (dotato di segnale di controllo per la scrittura) –IR è lunico tra i registri addizionali a contenere lo stesso dato (listruzione) per tutti i passi di esecuzione di una istruzione

19 CPU (2)19 Si suddividono le istruzioni nei seguenti passi potenziali – non tutte le istruzioni le richiedono tutte Si suddividono le istruzioni nei seguenti passi potenziali – non tutte le istruzioni le richiedono tutte 1. Prelievo Istruzione e Incremento del PC (IF) m Si preleva listruzione in base a PC e si salva in IR. PC e incrementato di 4 2. Decodifica Istruzione e Prelievo Registri (ID) m Si leggono i registri rs e rt in caso servano m Si calcola lindirizzo di salto (nel caso listruzione sia di salto). 3. Esecuzione, Calcolo Indirizzo di Memoria, o completamento salto (EX) m ALU esegue una delle seguenti funzioni in base al tipo di istruzione memory reference memory reference R-type R-type m branch (Istruzione Completata) m jump (Istruzione Completata) Suddivisione in Passi

20 CPU (2)20 4. Accesso in Memoria e Completamento Istruzione R (MEM) In base al tipo di istruzione In base al tipo di istruzione Legge dalla memoria Legge dalla memoria Scrive in memoria (Istruzione Completata) Scrive in memoria (Istruzione Completata) Scrittura nel Registro Destinazione (Istruzione Completata) Scrittura nel Registro Destinazione (Istruzione Completata) 5. Completamento lettura da Memoria (WB) m Il dato letto dalla memoria in 4 viene scritto nel registro Destinazione (Load completato) Le istruzioni MIPS richiedono da 3 a 5 cicli di clock Le istruzioni MIPS richiedono da 3 a 5 cicli di clock m Jump e branch: 3 cicli m Formato R, store:4 cicli m Write:5 cicli Suddivisione in Passi

21 CPU (2)21 Prelievo dellIstruzione (IF) IR = M[PC]; PC = PC + 4; 4 PC + 4

22 CPU (2)22 A = Reg[IR[25-21]];(A = Reg[rs]) B = Reg[IR[20-15]];(B = Reg[rt]) ALUOut = (PC + sign-extend(IR[15-0]) << 2) Branch Target Address Reg[rs] Reg[rt] PC + 4 Decodifica Istruzione e Lettura Registri (ID)

23 CPU (2)23 Formato R: (EX) – Esecuzione ALU ALUOut = A op B R-Type Result Reg[rs] Reg[rt] PC + 4

24 CPU (2)24 Formato R: (MEM) – Scrittura Registro Dest. Reg[IR[15:11]] = ALUOUT R-Type Result Reg[rs] Reg[rt] PC + 4

25 CPU (2)25 A = Reg[IR[25-21]];(A = Reg[rs]) B = Reg[IR[20-15]];(B = Reg[rt]) ALUOut = (PC + sign-extend(IR[15-0]) << 2) Branch Target Address Reg[rs] Reg[rt] PC + 4 Decodifica Istruzione e Lettura Registri (ID)

26 CPU (2)26 Branch: (EX) – Aggiornamento PC if (A == B) PC = ALUOut; Branch Target Address Reg[rs] Reg[rt] Branch Target Address

27 CPU (2)27 A = Reg[IR[25-21]];(A = Reg[rs]) B = Reg[IR[20-15]];(B = Reg[rt]) ALUOut = (PC + sign-extend(IR[15-0]) << 2) Branch Target Address Reg[rs] Reg[rt] PC + 4 Decodifica Istruzione e Lettura Registri (ID)

28 CPU (2)28 Jump: (EX) – Aggiornamento PC PC = PC[31-28] concat (IR[25-0] << 2) Jump Address Reg[rs] Reg[rt] Branch Target Address

29 CPU (2)29 A = Reg[IR[25-21]];(A = Reg[rs]) B = Reg[IR[20-15]];(B = Reg[rt]) ALUOut = (PC + sign-extend(IR[15-0]) << 2) Branch Target Address Reg[rs] Reg[rt] PC + 4 Decodifica Istruzione e Lettura Registri (ID)

30 CPU (2)30 ALUOut = A + sign-extend(IR[15-0]); Mem. Address Reg[rs] Reg[rt] PC + 4 Store: (EX) Calcolo Indirizzo

31 CPU (2)31 Store: (MEM) Scrittura in Memoria M[ALUOut] = B; PC + 4 Reg[rs] Reg[rt]

32 CPU (2)32 A = Reg[IR[25-21]];(A = Reg[rs]) B = Reg[IR[20-15]];(B = Reg[rt]) ALUOut = (PC + sign-extend(IR[15-0]) << 2) Branch Target Address Reg[rs] Reg[rt] PC + 4 Decodifica Istruzione e Lettura Registri (ID)

33 CPU (2)33 ALUOut = A + sign-extend(IR[15-0]); Mem. Address Reg[rs] Reg[rt] PC + 4 Load: (EX) Calcolo Indirizzo

34 CPU (2)34 Load: (MEM) Lettura in Memoria MDR = M[ALUOut]; Mem. Data PC + 4 Reg[rs] Reg[rt] Mem. Address

35 CPU (2)35 Load: (WB) – Scrittura nel Registro Dest. Reg[IR[20-16]] = MDR ; PC + 4 Reg[rs] Reg[rt] Mem. Data Mem. Address

36 CPU (2)36 Schema Riassuntivo Implementazione Multiciclo 1: IF 2: ID 3: EX 4: MEM 5: WB Step Step name Action for R-type instructions Action for memory-reference instructions Action for branches Action for jumps Instruction fetchIR = M[PC] PC = PC + 4 InstructionA = Reg [IR[25-21]] decode/register fetchB = Reg [IR[20-16]] ALUOut = PC + (sign-extend (IR[15-0]) << 2) Execution, addressALUOut = A op BALUOut = A + sign-extendif (A ==B) thenPC = PC [31-28] II computation, branch/(IR[15-0])PC = ALUOut(IR[25-0]<<2) jump completion Memory access or R-typeReg [IR[15-11]] =Load: MDR = M[ALUOut] completionALUOutor Store: M[ALUOut] = B Memory read completion Load: Reg[IR[20-16]] = MDR

37 CPU (2)37 Controllo LUnita di Controllo deve generare: LUnita di Controllo deve generare: m I segnali di controllo dellALU m I segnali di controllo dei vari multiplexer m I segnali di abilitazione alla scrittura/lettura dei diversi elementi di memoria In funzione del… In funzione del… 1. Tipo di Istruzione da eseguire (Ingresso) m I bit del campo opcode (e funct nel caso del formato R) dellistruzione 2. Step dellistruzione Una rete combinatoria non e sufficiente ad implementare il controllo multiciclo Una rete combinatoria non e sufficiente ad implementare il controllo multiciclo Controllo Opcode Funct Controllo ALU Controllo MUX Read/Write Memorie 6 6

38 CPU (2)38 Controllo Multiplo Ciclo: Rete Sequenziale Il controllo sara realizzato da una rete sequenziale m Automa a Stati finiti m Micropragramma Per semplificare la progettazione/circuito del controllo suddivideremo lunita di controllo in m Unita di Controllo Principale m Unita di Controllo ALU Per il controllo dellALU useremo la stessa rete combinatoria vista per limplementazione singolo ciclo Controllo Opcode Funct Controllo ALU Controllo MUX Read/Write Memorie 6 6 Controllo ALUOp Controllo MUX Read/Write Memorie 2 6 Funct 6 ALU Control Controllo ALU Opcode

39 CPU (2)39 Implementazione Unita di Controllo Principale Possiamo implementare lUnita di Controllo come una rete sequenziale di Moore Possiamo implementare lUnita di Controllo come una rete sequenziale di Moore m Stato: passo di esecuzione dellistruzione corrente IF, ID, Ex-Formato R, Ex-beq, etc… IF, ID, Ex-Formato R, Ex-beq, etc… m Ingressi: Opcode Istruzione m Uscite: Segnali di Controllo verso DataPath Bisogna Specificare Bisogna Specificare m Funzione Prossimo Stato: Stato(n+1)=F(Stato(n),Ingressi(n)) m Funzione Uscita: Uscite(n)=G(Stato(n)) Perche e un automa di Moore Perche e un automa di Moore Opcode Controllo MUX Read/Write Memorie 6 ALUOp 2 Rete Combinatoria Stato

40 CPU (2)40 Struttura dellAutoma a Stati Finiti I primi due passi sono indipendenti dallistruzione I primi due passi sono indipendenti dallistruzione I restanti passi sono differenziati a seconda delloperazione I restanti passi sono differenziati a seconda delloperazione Ciascuna porzione della macchina a stati finiti può essere composta da più stati Ciascuna porzione della macchina a stati finiti può essere composta da più stati R-type EXECalcolo Indirizzo M-Read M-Write R-Write Beq EXE (PC update)Jump EXE (PC update) Fetch Decode, Fetch Reg, beq Inizio

41 CPU (2)41 Segnali di Controllo: (IF) IR = M[PC]; - MemRead=1 - IRWrite=1 - IorD=0 PC = PC + 4; - ALUSrcA=0, ALUSrcB=01 - ALUOp=00 - PCWrite=1, PCSource= X 0 X

42 CPU (2)42 Segnali di Controllo: (ID) A = Reg[IR[25-21]]; (A = Reg[rs]) B = Reg[IR[20-15]]; (B = Reg[rt]) - A e B sempre sovrascritti (nessun segnale di controllo) ALUOut = (PC + sign-extend(IR[15-0]) << 2); - ALUSrcA=0, ALUSrcB=11 - ALUOp= X 0 0 X 3 0 X X 010 0

43 CPU (2)43 Segnali di Controllo: (EX) Formato R - ALU ALUOut = A op B; - ALUSrcA=1, ALUSrcB=00 - ALUOp=10 (Operation dipende da Funct) - ALUOut riscritto ad ogni ciclo) 0 X X X 0 1 X ??? 0

44 CPU (2) X 0 X 0 XXX X X RD1 RD2 RN1RN2WN WD RegWrite Registers Operation ALU 3 E X T N D 1632 Zero RD WD MemRead Memory ADDR MemWrite 5 Instruction I 32 ALUSrcB <<2 PC 4 RegDst 5 I R M D R M U X M U X 1 0 M U X 0 1 A B ALU OUT M U X <<2 CONCAT 2832 M U X 0 1 ALUSrcA jmpaddr I[25:0] rd MUX 01 rtrs immediate PCSource MemtoReg IorD PCWr* IRWrite Segnali di Controllo: (MEM) Formato R – Scrittura Registro Destinazione Reg[IR[15:11]] = ALUOut; (Reg[Rd] = ALUOut) - RegDest=1 - ReWrite=1 - MemtoReg=0

45 CPU (2)45 Segnali di Controllo: (ID) A = Reg[IR[25-21]]; (A = Reg[rs]) B = Reg[IR[20-15]]; (B = Reg[rt]) - A e B sempre sovrascritti (nessun segnale di controllo) ALUOut = (PC + sign-extend(IR[15-0]) << 2); - ALUSrcA=0, ALUSrcB=11 - ALUOp= X 0 0 X 3 0 X X 010 0

46 CPU (2)46 1 if Zero=1 Segnali di Controllo: (EX) Branch – Agg. PC if (A == B) PC = ALUOut; - ALUSrcA=1, ALUSrcB=00 - ALUOp=01 - PCWrite=0, PCWriteCond=1, PCSource=01 0 X X 0 0 X

47 CPU (2)47 Segnali di Controllo: (ID) A = Reg[IR[25-21]]; (A = Reg[rs]) B = Reg[IR[20-15]]; (B = Reg[rt]) - A e B sempre sovrascritti (nessun segnale di controllo) ALUOut = (PC + sign-extend(IR[15-0]) << 2); - ALUSrcA=0, ALUSrcB=11 - ALUOp= X 0 0 X 3 0 X X 010 0

48 CPU (2)48 Segnali di Controllo: (EX) Jump – Agg. PC PC = PC[21-28] concat (IR[25-0] << 2); - PCWrite=1, PCSource=10 0 X X X 0 1 X 0 X 2 XXX 0

49 CPU (2)49 Segnali di Controllo: (ID) A = Reg[IR[25-21]]; (A = Reg[rs]) B = Reg[IR[20-15]]; (B = Reg[rt]) - A e B sempre sovrascritti (nessun segnale di controllo) ALUOut = (PC + sign-extend(IR[15-0]) << 2); - ALUSrcA=0, ALUSrcB=11 - ALUOp= X 0 0 X 3 0 X X 010 0

50 CPU (2)50 0 X ALUOut = A + sign-extend(IR[15-0]); - ALUSrcA=1, ALUSrcB=10 - ALUOp=00 X X 0 1 X Segnali di Controllo: (EX) Store – Calc. Indirizzo

51 CPU (2)51 Segnali di Controllo: (MEM) Store – Scr. in Memoria Memory[ALUOut] = B; - IorD=1 - MemWrite=1 0 X X X X X XXX 0

52 CPU (2)52 Segnali di Controllo: (ID) A = Reg[IR[25-21]]; (A = Reg[rs]) B = Reg[IR[20-15]]; (B = Reg[rt]) - A e B sempre sovrascritti (nessun segnale di controllo) ALUOut = (PC + sign-extend(IR[15-0]) << 2); - ALUSrcA=0, ALUSrcB=11 - ALUOp= X 0 0 X 3 0 X X 010 0

53 CPU (2)53 0 X ALUOut = A + sign-extend(IR[15-0]); - ALUSrcA=1, ALUSrcB=10 - ALUOp=00 X X 0 1 X Segnali di Controllo: (EX) Load – Calc. Indirizzo

54 CPU (2)54 Segnali di Controllo: (MEM) Load – Lett. in Memoria MDR = Memory[ALUOut]; - IorD=1 - MemRead=1 0 X X X X X XXX 0

55 CPU (2)55 Segnali di Controllo: (WB) Load – Scr. Registro di Destinazione Reg[IR[20-16]] = MDR; - RegDest=0 - RegWrite=1 - MemtoReg= X 0 0 X 0 X X XXX 0 55 RD1 RD2 RN1RN2WN WD RegWrite Registers Operation ALU 3 E X T N D 1632 Zero RD WD MemRead Memory ADDR MemWrite 5 Instruction I 32 ALUSrcB <<2 PC 4 RegDst 5 I R M D R M U X M U X 0 1 M U X 0 1 A B ALU OUT M U X <<2 CONCAT 2832 M U X 0 1 ALUSrcA jmpaddr I[25:0] rd MUX 01 rtrs immediate PCSource MemtoReg IorD PCWr* IRWrite

56 CPU (2)56 Struttura dellAutoma a Stati Finiti I primi due passi sono indipendenti dallistruzione I primi due passi sono indipendenti dallistruzione I restanti passi sono differenziati a seconda delloperazione I restanti passi sono differenziati a seconda delloperazione Ciascuna porzione della macchina a stati finiti può essere composta da più stati Ciascuna porzione della macchina a stati finiti può essere composta da più stati R-type EXECalcolo Indirizzo M-Read M-Write R-Write Beq EXE (PC update)Jump EXE (PC update) Fetch Decode, Fetch Reg, beq Inizio

57 CPU (2)57 LAutoma a stati finiti completo Tutti i segnali di scrittura che non appaiono sono pari a 0 Tutti i segnali di controllo dei mux che non appaiono sono pari ad X

58 CPU (2)58 Unita di Controllo: Funzione di Uscita Outputs Input Values (Current State[3-0]) PCWrite PCWriteCondX X IorD0XX1X1XXXX MemRead MemWrite IRWrite MemtoRegXXXX1XX0XX PCSource00XXXXXXXXXXXXXX0110 ALUOp000000XXXXXX10XX01XX ALUSrcB011110XXXXXX00XX00XX ALUSrcA001XXX1X1X RegWrite RegDstXXXX0XX1XX

59 CPU (2)59 Unita di Controllo: Funzione Prossimo Stato Current State [3-0] Inst[31-26] (Op[5-0]) (R- type) (jmp) (beq) (lw) (sw) Any other illegal 0010XXXXXXXXXXXX illegal 0011XXXXXXXXXXXX0100XXXXillegal 0100XXXXXXXXXXXX0000XXXXillegal 0101XXXXXXXXXXXXXXXX0000illegal XXXXXXXXXXXXXXXXillegal XXXXXXXXXXXXXXXXillegal 1000XXXXXXXX0000XXXXXXXXillegal 1001XXXX0000XXXXXXXXXXXXillegal

60 CPU (2)60 Diagramma a blocchi della CPU (Datapath e Control) e Memoria Memoria CONTROLLO DATAPATH Addr Operation=f(ALUOp,funct) RegDst ALUSrcA/B MemtoReg PCWrite+(Zero*PCWriteCond) MemWrMemRdRegWr Zero Register file PC ALU PCSoruce IorDIRWrite A B ALUOut MDR IR Opcode Funct Registro di Stato

61 CPU (2)61 Implementazione dellunità di controllo dallAutoma a Stati Finiti La macchina a stati finiti può essere implementata usando La macchina a stati finiti può essere implementata usando m Un registro temporaneo che memorizza lo stato corrente m Un blocco di logica combinatoria che determina i segnali e lo stato futuro Realizzabile tramite PLA o ROM Realizzabile tramite PLA o ROM

62 CPU (2)62 Implementazione Controllo Tramite PLA Blocco combinatorio della rete sequenziale puo essere implementato con logica digitale a 2 livelli m PLA Numero minimo di porte logiche # celle= m #ingresso*#termini prodotto+#uscite*termini prodotto m 10*17+20*17=510 celle PLA Non modificabile m Poco flessibile Soluzione efficiente per piccoli circuiti

63 CPU (2)63 ROM (Read Only Memory) ROM (Read Only Memory) m I valori delle varie celle di memoria sono fissati Le ROM possono essere usate per implementare Tabelle di Verita=Reti Combinatorie Le ROM possono essere usate per implementare Tabelle di Verita=Reti Combinatorie m Se lindirizzo e di m-bit, possiamo indirizzzare 2 m celle della ROM m Le uscite della ROM corrispondono ai contenuti della varie celle indirizzate dai m bit dellindirizzo Tabella di Verita con m variabili in ingresso e n di output Tabella di Verita con m variabili in ingresso e n di output m Sufficiente una ROM di 2 m xn bit Reti Combinatorie e ROM mn ROM m = 3 n = 4 Output = Contenuto celle Input = indirizzo

64 CPU (2)64 Implementazione del Controllo tramite ROM Rete combinatoria dellunita di controllo ha: Rete combinatoria dellunita di controllo ha: m 10 linee in ingresso 6 bit opcode 6 bit opcode 4 bit stato 4 bit stato Indirizzo= Indirizzo= m 20 linee di output 16 bit di segnali di controllo 16 bit di segnali di controllo 4 bit di stato 4 bit di stato Realizzazione ROM richiede Realizzazione ROM richiede 2 10 x20=20Kbits Soluzione inefficiente Soluzione inefficiente m 16 bit di uscita (segnali di controllo) dipendono solo dai 4 bit dello stato Automa di Moore Automa di Moore indirizzi, al variare di XXX i 16 bit relativi alle linee di controllo sono identici indirizzi, al variare di XXX i 16 bit relativi alle linee di controllo sono identici m Per molti stati le transizioni non dipendono dallopcode Per molti indirizzi, al variare di XXX i contenuti delle celle spesso sono identici Per molti indirizzi, al variare di XXX i contenuti delle celle spesso sono identici Stato __Uscita (Linee di Controllo)

65 CPU (2)65 Implementazione del Controllo tramite ROM Implementare separatamente le tabelle di verita delle funzioni F (uscita) e G (prossimo stato) Implementare separatamente le tabelle di verita delle funzioni F (uscita) e G (prossimo stato) m F: 4 bit di stato determinano le 16 uscite (di controllo) ROM di 2 4 x16b=0.25Kb ROM di 2 4 x16b=0.25Kb m G: 10 bit (4 stato+6 opcode) determinano il prossimo stato ROM di 2 10 x4b=4Kb ROM di 2 10 x4b=4Kb m Totale 4.25Kbit >> numero celle PLA PLA ottimizza la rete grazie ai molti DONT CARE PLA ottimizza la rete grazie ai molti DONT CARE m Data la struttura degli automi di Moore, la dimensione della ROM e dominata dalla funzione G 4Kb vs 0.25Kb 4Kb vs 0.25Kb Stato __Uscita (Linee di Controllo) Si puo semplificare limplementazione sfruttando la struttura di G?

66 CPU (2)66 Altro Stile di Implementazione Implementare F come prima Implementare F come prima Per G osservare che: Per G osservare che: 1. Spesso la funzione stato successivo e: Stato(n+1)=Stato(n)+1 m 0->1IF->ID m 3->4lw(MEM)->lw(WB) m 6->7f. R(EX)->f. R(MEM) 2. o semplicemente a fine istruzione: Stato(n+1)=0 3. Tuttavia alcune volte Stato(n+1)=G(Stato(n),Opcode) Stato 1 e 2 Stato 1 e 2

67 CPU (2)67 Implementazione con un Sequenzializzatore Inserire: Inserire: 1. Contatore Incremento Stato Incremento Stato 2. Logica selezione prossimo stato Per i salti Per i salti Aggiungere un segnale di controllo AddrCtrl che controlla come si determina il prossimo stato: Aggiungere un segnale di controllo AddrCtrl che controlla come si determina il prossimo stato: m Stato(n)+1 m 0 m In base a Stato(n)+Opcode

68 CPU (2)68 Sequenzializzatore in dettaglio Rom

69 CPU (2)69 Sequenzializzatore: Contenuto della Memoria di Controllo Stato Uscita Linee di Controllo AddrCtl Funzione F Funzione G

70 CPU (2)70 Microprogrammazione Unita di Controllo e la parte piu complessa del Processore Unita di Controllo e la parte piu complessa del Processore m DataPath ha struttura regolare m Controllo di un set completo ISA ha centinaia/migliaia di stati Rappresentazione Grafica dellUnita di Controllo estramamente complessa Rappresentazione Grafica dellUnita di Controllo estramamente complessa Necessita Strumento Progettuale piu Efficace: Microprogrammazione Necessita Strumento Progettuale piu Efficace: Microprogrammazione Obiettivo: Impiegare una Rappresentazione Simbolica dellUnita di Controllo – Microprogramma Obiettivo: Impiegare una Rappresentazione Simbolica dellUnita di Controllo – Microprogramma m Richiama il formato di un programma m La logica di controllo si ottiene sintetizzando il microprogramma con prodotti CAD

71 CPU (2)71 Microprogrammazione Idea: Considerare i segnali di controllo che devono essere affermati ad un certo passo come una (micro)istruzione da far eseguire dal DataPath Idea: Considerare i segnali di controllo che devono essere affermati ad un certo passo come una (micro)istruzione da far eseguire dal DataPath Eseguire una microistruzione significa affermare i segnali di controllo specificati dalla microistruzione Eseguire una microistruzione significa affermare i segnali di controllo specificati dalla microistruzione Microistruzione specifica: Microistruzione specifica: m I segnali di controllo da affermare m La prossima microistruzione Microistruzione corrisponde ad uno Stato dellAutoma di Controllo Microistruzione corrisponde ad uno Stato dellAutoma di Controllo Microprogramma: Sequenza di Microistruzioni in forma simbolica Microprogramma: Sequenza di Microistruzioni in forma simbolica Stato Uscita Linee di Controllo AddrCtl microistruzione

72 CPU (2)72 Microprogrammazione: Formato Microistruzioni Rappresentazione simbolica delle microistruzioni Rappresentazione simbolica delle microistruzioni m Etichetta, Campo1, Campo2, Campo3,…, Sequenza Etichetta specifica locazione (in memoria) della microistruzione Etichetta specifica locazione (in memoria) della microistruzione Sequenza specifica come scegliere la prossima microistruzione Sequenza specifica come scegliere la prossima microistruzione Segnali di controllo sono raggruppati in Campi (field) Segnali di controllo sono raggruppati in Campi (field) –Segnali di uno stesso campo hanno funzioni tra loro collegate Progettazione Formato Microistruzioni Progettazione Formato Microistruzioni 1. Individuare Segnali di Controllo 2. Raggruppare i segnali in Campi Segnali che svolgono funzioni fra loro collegate Segnali che svolgono funzioni fra loro collegate 3. Ordinare i Campi 4. Creare una Tabella del Formato Microistruzioni che mostri Nomi dei campi Nomi dei campi Valori assumibili da ciascun campo e relativa funzione svolta Valori assumibili da ciascun campo e relativa funzione svolta Relativi impostazioni dei segnali di controllo Relativi impostazioni dei segnali di controllo

73 CPU (2)73 Campi Microistruzioni (Passi 1-3) Campo Segnali di Controllo Funzione ALU control ALUOp Operazione compiuta da ALU; risultato in ALUOut SRC1ALUSrcA Provenienza primo operando ALU SRC2ALUSrcB Provenienza secondo operando ALU Register control RegWrite, RegDest, MemtoReg Lettura o scrittura dei registri nel banco e provenienza dei valori in caso di scrittura Memory MemRead,Mem Write, IorD Lettura o scrittura della memoria e provenienza dei dati; in caso di lettura specifica il registro di destinazione PCWrite control PCWrite, PCSource, PRWriteCond Modalità di aggiornamento di PC SequencingAddrCtl Modalità di scelta dellistruzione successiva

74 CPU (2)74 Campi Istruzione (Passo 4) -1

75 CPU (2)75 Campi Istruzione (Passo 4) -2

76 CPU (2)76 Dispatch ROM 1 Dispatch ROM 2 OpOpcode nameValue OpOpcode nameValue R-formatRformat lw LW jmp JUMP sw SW beq BEQ lw Mem sw Mem1 Microprogramma di Controllo Completo

77 CPU (2)77 Implementazione Il Microprogramma e una rappresentazione alternativa di un automa a stati finiti Il Microprogramma e una rappresentazione alternativa di un automa a stati finiti m Implementabile secondo lo schema con sequenzializzatore visto prima dove ROM Memoria Microcodice ROM Memoria Microcodice Stato Contatore di Microprogramma Stato Contatore di Microprogramma

78 CPU (2)78 Unita di Controllo Microprogrammata Il Processore interpreta le istruzioni macchina in memoria Il Processore interpreta le istruzioni macchina in memoria m Legge istruzioni in memoria (scritte in L2) m Ne simula il comportamento passo passo eseguendo una sequenza di microistruzioni (in L1) LUnita di Controllo genera i segnali di controllo e determina il sequenziamento LUnita di Controllo genera i segnali di controllo e determina il sequenziamento Il Datapath realizza le operazioni ed il trasferimento fra registri secondo i segnali di controllo Il Datapath realizza le operazioni ed il trasferimento fra registri secondo i segnali di controllo Il Microprogramma dellUnita di Controllo (scritto in L1) e linterprete del linguaggio macchina (L2) Il Microprogramma dellUnita di Controllo (scritto in L1) e linterprete del linguaggio macchina (L2)

79 CPU (2)79 Riassunto Metodi Alternativi per Specificare ed Implementare lUnita di Controllo Rappresentazione Iniziale Controllo del Sequenziamento Rappresentazione Logica Implementazione Automa a Stati Finiti Microprogramma Funzione pross. Stato in forma esplicita Contatore+ Tabelle di dispatch Tabelle di Verita Equazione booleane PLAROM Controllo Cablato Controllo Microprogrammato

80 CPU (2)80 Vantaggi nella Progettazione Vantaggi nella Progettazione m Semplicita nella progettazione e scrittura m Design congiunto dellarchitettura e del microprogramma Vantaggi nellImplementazione Vantaggi nellImplementazione m Facile da modificare (implementazione su off-chip ROM – anni ) m Permette lemulazione di altre ISA Svantaggi dellImplementazione Svantaggi dellImplementazione m Controllo e oggi sullo stesso chip del processore m ROM e oggi (relativamente) lenta rispetto alle altre memorie m Non ce piu necessita di cambiare il microprogramma di controllo Computer general purpose Computer general purpose Microprogrammazione: Pro e Contro

81 CPU (2)81 Eccezioni La gestione delle eccezioni e degli interrupt è una delle parti più difficili del controllo La gestione delle eccezioni e degli interrupt è una delle parti più difficili del controllo Eccezione: un evento non atteso, interno al processore, che interrompe lesecuzione del programma Eccezione: un evento non atteso, interno al processore, che interrompe lesecuzione del programma m Esempi: overflow aritmetico, istruzione non definita Interrupt: un evento non atteso, esterno al processore, che interrompe lesecuzione del programma Interrupt: un evento non atteso, esterno al processore, che interrompe lesecuzione del programma m Esempi: richiesta di un dispositivo di I/O, malfunzionamento hardware Nella terminologia MIPS: interrupt eccezione Nella terminologia MIPS: interrupt eccezione Nella terminologia IA-32: non cè distinzione tra interrupt ed eccezione Nella terminologia IA-32: non cè distinzione tra interrupt ed eccezione

82 CPU (2)82 Gestione delle eccezioni Quando avviene uneccezione occorre Quando avviene uneccezione occorre m Salvare nel registro EPC (Exception Program Counter) lindirizzo dellistruzione che ha causato leccezione m Trasferire il controllo al sistema operativo a qualche indirizzo specifico per la gestione delleccezione m Il sistema operativo, dopo aver eseguito le azioni necessarie, può terminare il programma o continuarne lesecuzione usando EPC per determinare da dove riprendere lesecuzione m Oltre a EPC, il sistema operativo deve conoscere la ragione delleccezione; esistono due meccanismi Registro di stato (Cause register nel MIPS): contiene un campo che indica la causa delleccezione Registro di stato (Cause register nel MIPS): contiene un campo che indica la causa delleccezione Interrupt vettorializzato: lindirizzo a cui trasferire il controllo è determinato dalla causa delleccezione Interrupt vettorializzato: lindirizzo a cui trasferire il controllo è determinato dalla causa delleccezione Consideriamo due tipi di eccezioni nellimplementazione a ciclo multiplo Consideriamo due tipi di eccezioni nellimplementazione a ciclo multiplo m Esecuzione di unistruzione non definita m Overflow aritmetico

83 CPU (2)83 Gestione delle eccezioni (2) Per gestire le eccezioni nel MIPS occorre aggiungere nellunità di elaborazione Per gestire le eccezioni nel MIPS occorre aggiungere nellunità di elaborazione m Registro EPC a 32 bit m Registro Cause a 32 bit Istruzione non definita: Cause = 0 Istruzione non definita: Cause = 0 Overflow aritmetico: Cause = 1 Overflow aritmetico: Cause = 1 Aggiungiamo due segnali di controllo per abilitare la scrittura dei registri EPC e Cause: EPCWrite e CauseWrite Aggiungiamo due segnali di controllo per abilitare la scrittura dei registri EPC e Cause: EPCWrite e CauseWrite Aggiungiamo un altro segnale di controllo per settare il bit meno significativo del registro Cause: IntCause Aggiungiamo un altro segnale di controllo per settare il bit meno significativo del registro Cause: IntCause Occorre scrivere in PC lindirizzo di eccezione (punto di ingresso del sistema operativo per gestire le eccezioni) Occorre scrivere in PC lindirizzo di eccezione (punto di ingresso del sistema operativo per gestire le eccezioni) m Nel MIPS, lindirizzo di eccezione è ( ) 16 m Modifichiamo il multiplexer in ingresso a PC da tre a quattro vie PCSource = 11 per abilitare lindirizzo di eccezione PCSource = 11 per abilitare lindirizzo di eccezione

84 CPU (2)84 Lunità a ciclo multiplo con la gestione delle eccezioni Indirizzo di eccezione EPC: usiamo ALU per sottrarre 4 a PC

85 CPU (2)85 La macchina a stati finiti con la gestione delle eccezioni


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