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1 III Modulo dei dispositivi elettronici del Laboratorio di Fisica.

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Presentazione sul tema: "1 III Modulo dei dispositivi elettronici del Laboratorio di Fisica."— Transcript della presentazione:

1 1 III Modulo dei dispositivi elettronici del Laboratorio di Fisica

2 VaiA 2 CONTROL BUS DATA BUS ADDRESS BUS LADDRESS BUS seleziona la cella di memoria o il dispositivo di I/O CPU ROM e RAM I/O Il DATA BUS trasporta le informazioni (BYTE) dalla (e verso la) CPU alla (dalla) memoria o ai dispositivi di I/O Il CONTROL BUS perfeziona la comunicazione precisando il verso e temporizzando la comunicazione N.B. non esistono comunicazioni dirette fra memoria e dispositivi di I/O

3 VaiA 3 L indirizzamento della memoria e dei dispositivi di I/O può avvenire in due modi: a- condividendo lo spazio indirizzi e utilizzando un ulteriore segnale del CONTROL BUS (IO/M) che separa indirizzi di memoria da indirizzi di I/O b- con la tecnica del MEMORY-MAPPING ovvero della mappatura nello spazio di memoria dei dispositivi di I/O.In tal modo un indirizzo individua in modo univoco una cella di memoria o un dispositivo di I/O. L evoluzione dei computer ha portato l indirizzamento della memoria dai 64K iniziali ai 16M attuali (anzi l indirizzamento può essere virtualmente infinito). I dispositivi di I/O più diffusi sono TASTIERA, MONITOR, MEMORIA DI MASSA (Hard e floppy disk, nastri magnetici, dischi ottici..), porte di I/O e dispositivi programmabili come TIMER, USART, DMA, COPROCESSORE MATEMATICO... CONTROL BUS DATA BUS ADDRESS BUS CPU ROM e RAM I/O

4 VaiA 4 +V cc T1T1 T2T2 Trasmettitore 1 +V cc T3T3 T4T4 Trasmettitore 2 Linea del bus D C I U D C U X L Hz L H L H H H

5 VaiA 5 Q4Q4 Q3Q3 Q2Q2 Q1Q1 +Vcc D C U D C U D C U X H Hz H L L L L H

6 VaiA 6 linea del bus C T1 C T3 C T2 T3T3 T2T2 T1T1 C R1 C R2 C R3 R1R1 R2R2 R3R3

7 VaiA 7 linea del bus +V cc = 5V V cc = 5V TT RR

8 VaiA 8 linea del bus C T1 C T3 C T2 T3T3 T2T2 T1T1 C R1 C R2 C R3 R1R1 R2R2 R3R3 linea del bus +V cc = 5V V cc = 5V TT R R Per quanto riguarda il problema della prevenzione dei disturbi eventualmente indotti sulla linea da sorgenti di rumore, si adottano i criteri generalmente impiegati nei circuiti digitali, come unefficiente schermatura, una opportuna dislocazione delle linee di trasmissione rispetto a sorgenti di rumore, luso di piani di massa per uno stabile riferimento delle tensioni, ecc.

9 VaiA Le ROM hanno nomi che riflettono il modo utilizzato per scriverne e, quando è possibile, cancellarne il contenuto: PROM, EPROM, E 2 ROM o EAROM. La fase di lettura consiste nellapplicare tensione (5V) alla linea orizzontale relativa alla cella che si vuole leggere. In tal modo sulle linee di uscita è possibile leggerne lo stato. ROM a FUSIBILI bit 1 bit 2 microfusibile word 1 word Le PROM (ProgrammableROM) sono memorie programmabili una volta sola, in quanto la programmazione avviene bruciando i fusibili in corrispondenza dei bit che debbono contenere degli zeri.

10 VaiA 10 È un MOS con un gate immerso in uno strato di SiO 2 che fa da isolante. Per mezzo di impulsi di tensione fra source e drain si carica il gate che quindi attirerà degli elettroni. La cancellazione avviene sottoponendo le EPROM ad un fascio di raggi UV che penetrano nel gate e liberano le cariche. Poiché il gate non è un isolante perfetto, col tempo (10 anni) le cariche usciranno. Non è possibile comunque la cancellazione individuale di singole celle di memoria. Questo inconveniente è stato eliminato con la creazione delle E 2 (Electrically Erasable ROM) NN EPROM gate SiO 2 NN E2E2 gate SiO 2 UV che invece dei raggi ultravioletti utilizzano un secondo elettrodo immerso nel SiO 2. gate per cancellare

11 VaiA 11 Condizione di memoria (1 cioè lo stato di T 1 ) x, y = 0,3 V; W/R = 0,5 V. T 1 interdetto; T 2 saturo; (Circola corrente in T 2, x, y, ma non nella linea W/R perché è ad un potenziale più alto) è una condizione stabile Condizione di memoria (0) T 1 saturo;T 2 interdetto;x, y = 0,3 V;W/R = 0,5 V. (Circola corrente in T 1, x, y, ma non nella linea W/R perché è ad un potenziale più alto) linea bit 1 linea bit 0 W/R selezione riga (x) selezione colonna (y) T1T1 T2T2 V cc (+5V) S = 1 S = 0 è una condizione stabile

12 VaiA 12 Operazione di lettura x, y = 3V T 1 e T 2 rimangono nello stesso stato; la corrente del transistor T 2 circola ora sulla linea W/R. Individuando quale linea W/R è percorsa da corrente si risale allo stato della memoria (se la linea bit 1 non è percorsa da corrente allora il bit memorizzato è 1). Operazione di scrittura (viene scritto uno 0 ovvero si deve interdire T 1 ) x, y = 3V e la linea W/R del bit 0 a livello alto T 2 interdetto mentre T 1 conduce per effetto del livello basso di W/R relativo alla linea bit 1. linea bit 1 linea bit 0 W/R selezione riga (x) selezione colonna (y) T1T1 T2T2 V cc (+5V) S = 1 S = 0

13 VaiA 13 T 3 e T 4 sono depletion.mos e hanno solo la funzione di resistenze di carico per T 1 e T 2 che funzionano come un flip-flop. Condizione di memoria (1) T 1 = off,T 2 = ON,x, y = 0 T 5, T 6 = off Questa è una condizione stabile che rispetto alle RAM bipolari permette di dissipare meno energia in quanto non circola corrente. Infatti nelle condizioni esposte T 3 è off e T 4 è on cosicchè su ciascuna linea che va da +5V a massa cè sempre un transistor off. linea bit 1linea bit 0 x, y T 1 off T 2 on 5V T3T3 T4T4 T5T5 T6T6 off on p n n n n p 5V 0V

14 VaiA 14 Condizioni di lettura x, y = 1 e le linee bit 0 e bit 1 a potenziale basso circola corrente nella linea bit 1 poiché ha il potenziale a destra di T 5 alto. Condizioni di scrittura x, y = 1 e linea del bit interessato (bit 1 se si vuole scrivere un 1, bit 0 se si vuole scrivere uno 0) alto si porterà alto il potenziale dallaltra parte del transistor con la linea del bit alta. linea bit 1linea bit 0 x, y T 1 off T 2 on 5V T3T3 T4T4 T5T5 T6T6 off on p n n n n p 5V 0V

15 VaiA 15 linee di refresh 0 V T1T1 T4T4 T3T3 T2T2 C1C1 C2C2 linea di selezione x, y bit 0bit 1 onoff S = 1 S = 0

16 VaiA 16 Condizione di memoria T 1 off, T 2 on e x, y = 0 C 2 è carico, C 1 è scarico. Questa condizione non è stabile e nel tempo (10 ms) C 2 si scarica e T 2 diventa off. Operazione di refresh x, y = 10 V e bit 0, bit 1 = 5V T 3, T 4 vanno in conduzione. Circola corrente solo verso il condensatore carico (C 2 ), che così si rigenera. T1T1 T2T2 T3T3 T4T4 C1C1 C2C2 x, y T1T1 T2T2 T3T3 T4T4 C1C1 C2C2 5 V <5 V 5 V 0 V bit 1bit 0

17 VaiA 17 Operazione di lettura Si procede come per il refresh e si esamina su quale linea bit circola corrente apprezzabile. Operazione di scrittura (scrivo uno 0 ovvero porto T2 in interdizione) x, y = 10 V e linea bit 0 = 10 V T 1 conduce T 2 si interdice. T1T1 T2T2 T3T3 T4T4 C1C1 C2C2 x, y 5 V <5 V 5 V 0 V bit 1bit 0 T1T1 T2T2 T3T3 T4T4 C1C1 C2C2 x, y 10 V bit 1bit 0

18 VaiA 18 Sono memorie ad alta densità di immagazzinamento, realizzate con materiale semiconduttore. Per queste memorie il tempo di accesso (in questo caso detto anche tempo di latenza) è superiore a quello ad accesso casuale per una singola cella, ma diventa inferiore per leggere lintera memoria. Durante la fase di acquisizione il CCD ha i singoli PIXEL in condizione di immagazzinare elettroni grazie ai potenziali dei tre elettrodi che creano una buca di potenziale opportuna. QQ 15V5V10V5V15V10V

19 VaiA 19 Poiché le celle di memoria sono equivalenti, è possibile procedere allo scorrimento delle cariche immagazzinate nelle singole celle di memoria, utilizzando solo tre segnali che collegano gli elettrodi simili. Alla fine dellelemento di linea cè un amplificatore di carica che legge il contenuto della memoria. Linformazione dellindirizzo relativo alla cella della quale lamplificatore di carica sta leggendo il valore è deducibile utilizzando il CLOCK, che temporizza tutto il processo di lettura. QQ 15V5V10V5V15V10V

20 VaiA 20 La memoria può essere organizzata in modo bidimensionale, ed in tal caso esisterà una struttura analoga in verticale capace di trasferire il contenuto di unintera riga nella riga superiore; quindi attraverso unopportuna operazione di scorrimento orizzontale si procede alla lettura. Nei CCD per uso televisivo la struttura è duplicata in modo che mentre una parte è in fase di lettura laltra parte è in fase di memorizzazione riga n+1 riga n parte in lettura parte in memorizzazione CCD televisivo

21 VaiA 21 Un chip di memoria contiene di solito un certo numero di byte, per cui per comporre una certa estensione di memoria occorre organizzare questi banchi in modo opportuno. 1 Kbyte AD0 AD9 address bus data bus DB 0DB 7 CS R/W Questi chip presentano, oltre allalimentazione e alla massa: Un set di pin (address bus) per indirizzare le singole celle di memoria; Un set di pin (data bus) come supporto per lentrata e luscita dei dati; Un pin (R/W) per controllare la scrittura o lettura del dato; Un pin (CS) per selezionare il chip.

22 VaiA 22 Supponiamo ora di voler organizzare una zona di memoria di 4 Kb 1 Kbyte address bus AD0 AD9 AD0 AD9 AD0 AD9 AD0 AD9 data bus DB7 DB0 R/W CS AD11 AD10 selezione della locazione del chip AD11AD9AD0 selezione del chip Concettualmente sono necessari 12 bit per lindirizzamento ed il segnale R/W

23 VaiA 23 1 Kbyte address bus AD0 AD9 DB0 DB7 data bus E1E2E3 +5V AD10 AD11 AD12 A0A1A2 AD12 selezione della locazione del chip AD9AD0 selezione del chip decoder

24 VaiA 24 Si suppone che ad un certo istante t 0, considerato istante iniziale, venga fornito lindirizzo di memoria della parola che si desidera leggere. Linvio di questo indirizzo non rende automaticamente disponibile il dato richiesto: deve essere anche attivato il segnale di abilitazione della memoria CS. tempo di lettura CS DATI VALIDI tRtR tempo di accesso INDIRIZZO t0t0 iniziano le varie attività allinterno della memoria per rendere disponibile allesterno il dato richiesto. Questo avverrà dopo un tempo indicato in figura come tempo di ritardo tR.tR. Dallattivazione di questo segnale Considerando che loperazione di lettura richiede necessariamente anche linvio dellindirizzo, si può dire che il minimo tempo necessario per avere il dato a disposizione è quello indicato in figura con il nome di tempo di accesso.

25 VaiA 25 Il tempo di accesso può assumere valori variabili da pochi ns fino a qualche s, in base al tipo di memoria utilizzata, ed in particolare della tecnologia impiegata. tempo di lettura tempo di accesso CS DATI VALIDI tRtR INDIRIZZO t0t0 Loperazione di lettura termina non appena è possibile linvio di un nuovo indirizzo per leggere un altro dato, dopo aver prelevato quello precedente. Da parte di un utilizzatore della memoria, una operazione di lettura richiede un tempo che nella figura è compreso fra le due variazioni dei segnali che forniscono lindirizzo.

26 VaiA 26 Allistante iniziale t0 t0 viene fornito lindirizzo di memoria della parola che si desidera modificare. E reso quindi attivo il segnale chip select CS. CS t dw INDIRIZZO t0t0 tempo di scrittura R/W thth DATI VALIDIDATI Successivamente si invia il segnale R/W per informare che loperazione che si desidera compiere è di scrittura. Infine è inviato il dato da scrivere, che deve restare disponibile per un certo tempo per completare loperazione di scrittura. Questo tempo può essere spesso diviso in due parti: Un primo intervallo di tempo, indicato in figura con t dw, intercorrere da quando il dato è valido a quando il segnale R/W è disattivato; un secondo tempo, che può essere indicato come tempo di mantenimento th,th, è il tempo minimo che deve è il tempo minimo durante il quale il dato da scrivere deve essere mantenuto valido dopo che il segnale R/W è stato disattivato.

27 VaiA 27 Dopo questultimo intervallo di tempo lindirizzo può assumere un nuovo valore, per iniziare unaltra operazione di scrittura. Lintervallo di tempo compreso fra due possibili modifiche dellindirizzo prende il nome di tempo di scrittura. Si vuole far presente che sono possibili anche altri modi di organizzazione. Ad esempio non è sempre necessario che gli indirizzi siano disponibili per lintero ciclo di scrittura o lettura: con questo tempo si deve intendere il ritardo che ci deve essere allistante t0 t0 in cui ha avuto inizio una operazione a quello in cui è possibile iniziarne unaltra. tempo di scrittura t dw thth CS INDIRIZZO t0t0 R/W DATI VALIDIDATI

28 VaiA 28 OSSERVAZIONI Diapositiva 10: Nel secondo disegno sostituita la scritta EPROM con E 2. Diapositive 11, 12, 15: Sostituita nel disegno della RAM Bipolare la Q con la M, in quanto si è riusciti a trovare il carattere M soprasegnato (Inserisci - Simbolo - MS Reference 1), mentre ciò non è stato possibile per la lettera Q. Diapositiva 13: Ci sono nel disegno ben tre scritte T3: unoa è stata eliminata (quella sopra T2on) mentre quella sopra T1 è stata corretta con T4. In tal modo cè corrispondenza tra quello che viene detto nel testo ( T3 off e T4 on) e quanto riportato nel disegno. Diapositiva 16: I due schemini semplificati sono stati completati, per renderli piu aderenti a quanto riportato nel testo, in cui si parla di T3, T4, x, y, bit 0, bit 1. Verificare la correttezza delle modifiche apportate. Inoltre nel testo, dopo la frase Condizione di memoria, sono state soppresse le parole: (indicata nello schema sopra). Diapositiva 17: Vengono riproposti due schemini semplificati. Quello superiore è lo stesso dellOperazione di refresh della diapositiva precedente; quello inferiore è stato realizzato sulla scorta del testo Operazione di scrittura…. Verificarne la correttezza. Diapositive 18 e 19: Nella figura il terzo valore di tensione è stato corretto da 5 V a 15 V. E esatto?

29 VaiA 29 OSSERVAZIONI Diapositiva 23: E corretto il titolo della diapositiva? O è meglio titolarlaDecoder 8205? Anziché ripetere nel disegno otto volte Data bus, tale testo è stato inserito tra le linee DB0 e DB7. Diapositive 24, 25 e 26: Piccole correzioni nel testo. Diapositiva 26:Nel testo è stato sostituito W sopralineato con W sottolineato. Diapositiva 27: Lultima frase del testo, dopo … lintero ciclo di scrittura o lettura:… non è affatto chiara (forse manca qualcosa nel testo). Diapositive # >27: Che titolo si deve dare alle diapositive successive alla 27 (ancora da realizzare)? Verificare tutti i titoli delle diapositive e il sottotitolo della diapositiva titolo.


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