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AUTRONICA15.1 Autronica LEZIONE N° 15 Reti sequenziali, concetto di memoria, anelli di reazioneReti sequenziali, concetto di memoria, anelli di reazione.

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1 AUTRONICA15.1 Autronica LEZIONE N° 15 Reti sequenziali, concetto di memoria, anelli di reazioneReti sequenziali, concetto di memoria, anelli di reazione Esempio, Flip-Flop R-SEsempio, Flip-Flop R-S Tecniche di descrizioneTecniche di descrizione –Grafo orientato –Diagramma di flusso Altri Flip –FlopAltri Flip –Flop Flip – Flop D trasparenteFlip – Flop D trasparente Flip – Flop D edge-triggeredFlip – Flop D edge-triggered

2 AUTRONICA15.2 Richiami Teoremi fondamentaliTeoremi fondamentali insieme funzionalmente completo NAND e NORinsieme funzionalmente completo NAND e NOR Funzione XORFunzione XOR Reti logiche combinatorie e sequenzialiReti logiche combinatorie e sequenziali SimboliSimboli Concetto di cicloConcetto di ciclo Concetto di minimizzazione (funzione costo)Concetto di minimizzazione (funzione costo) Realizzazioni diverse della stessa funzioneRealizzazioni diverse della stessa funzione Half Adder e Full AdderHalf Adder e Full Adder

3 AUTRONICA15.3 Definizioni Reti COMBINATORIEReti COMBINATORIE In qualunque istante le uscite sono funzione del valore che gli ingressi hanno in quellistanteIn qualunque istante le uscite sono funzione del valore che gli ingressi hanno in quellistante Il comportamento (uscite in funzione degli ingressi) è descritto da una tabellaIl comportamento (uscite in funzione degli ingressi) è descritto da una tabella Reti SEQUENZIALIReti SEQUENZIALI In un determinato istante le uscite sono funzione del valore che gli ingressi hanno in quellistante e i valori che hanno assunto precedentementeIn un determinato istante le uscite sono funzione del valore che gli ingressi hanno in quellistante e i valori che hanno assunto precedentemente La descrizione è più complessaLa descrizione è più complessa Stati InterniStati Interni Reti dotate di MEMORIAReti dotate di MEMORIA

4 AUTRONICA15.4 Memoria delle reti sequenziali OsservazioneOsservazione –In ogni istante la rete deve ricordarsi il valore che alcune variabili logiche avevano precedentemente –la memorizzazione viene fatta da opportuni collegamenti interni alla rete CicliCicli Anelli di reazioneAnelli di reazione AnelliAnelli Attenzione !!Attenzione !! –lassenza di cicli comporta => rete combinatoria –la presenza di cicli non garantisce =>reti sequenziali –(reazione positiva)

5 AUTRONICA15.5 Modello 1 di rete sequenziale R R X1X1 XnXn z1z1 zmzm s1s1 sksk s1s1 sksk t La rete R è priva di anelli, ovvero è una rete combinatoria

6 AUTRONICA15.6 Macchina di Mealy1 Le uscite sono funzioni delle variabili di stato e degli ingressiLe uscite sono funzioni delle variabili di stato e degli ingressi R R X1X1 XnXn z1z1 s p1 s Pk s n1 s nk a1a1 anan a n+1 a n+k z1z1 zmzm z m+1 z m+k zmzm Memoria

7 AUTRONICA15.7 Macchina di MOORE1 Le variabili duscita, in un determinato istante, sono funzione del sole variabili di statoLe variabili duscita, in un determinato istante, sono funzione del sole variabili di stato R CN 1 X1X1 XnXn z1z1 zWzW s1s1 sksk sksk s1s1 a1a1 anan a n+1 a n+k z1z1 zmzm z m+1 zkzk CN 2 Memoria

8 AUTRONICA15.8 Instabilità Segnale di CLOCKSegnale di CLOCK La memoria cambia le proprie usciti in corrispondenza del fronte di discesa (salita) del CLOCKLa memoria cambia le proprie usciti in corrispondenza del fronte di discesa (salita) del CLOCK T V

9 AUTRONICA15.9 Macchina di Mealy2 Le uscite sono funzioni delle variabili di stato e degli ingressiLe uscite sono funzioni delle variabili di stato e degli ingressi R R X1X1 XnXn z1z1 s p1 s Pk s n1 s nk a1a1 anan a n+1 a n+k z1z1 zmzm z m+1 z m+k zmzm Ck

10 AUTRONICA15.10 Macchina di MOORE2 Le variabili duscita, in un determinato istante, sono funzione del sole variabili di statoLe variabili duscita, in un determinato istante, sono funzione del sole variabili di stato R CN 1 X1X1 XnXn z1z1 zWzW s1s1 sksk sksk s1s1 a1a1 anan a n+1 a n+k z1z1 zmzm z m+1 zkzk CN 2 Ck

11 AUTRONICA15.11 Flip – Flop R-S R S Q Q SRQ Q 00Q Q S R Q Q t

12 AUTRONICA15.12 Variabili di stato La capacità di memorizzazione è legata agli anelli di richiusura interniLa capacità di memorizzazione è legata agli anelli di richiusura interni –Variabili di stato –Tante quante sono le richiusure k –Stati interni 2 k R SQ Q R Y

13 AUTRONICA15.13 Descrizione di reti sequenziali Varie tecniche di rappresentazioneVarie tecniche di rappresentazione –Mediante grafo Molto compatto, evidenzia la memorizzazioneMolto compatto, evidenzia la memorizzazione –Mediante diagramma di flusso Intuitivo, di facile interpretazioneIntuitivo, di facile interpretazione –Mediante forme donda Fornisce indicazione dellandamento nel tempoFornisce indicazione dellandamento nel tempo –Mediante linguaggio di programmazione Consente la verifica e sintesi automaticaConsente la verifica e sintesi automatica

14 AUTRONICA15.14 Grafo di flusso I nodi corrispondono agli statiI nodi corrispondono agli stati –Internamente è indicato il valore dello stato e delle variabili duscita –da ogni nodo partano tanti archi quante sono le configurazioni degli ingressi Gli archi orientati corrispondono alle transizioni dovute agli ingressiGli archi orientati corrispondono alle transizioni dovute agli ingressi –Sopra gli archi è riportata la configurazione degli ingressi corrispondente –Le configurazioni degli ingressi che danno luogo a stati non specificati comportano archi interrotti

15 AUTRONICA15.15 Grafo del Flip – Flop S - R Gli archi che si richiudono sullo stesso stato da dove partono indicano uno sto stabile di MemorizzazioneGli archi che si richiudono sullo stesso stato da dove partono indicano uno sto stabile di Memorizzazione SR Y/Q 0/0 1/ , 10 00, SRQ 00Q R S Q Q

16 AUTRONICA15.16 Forme donda Si riportano sia gli ingressi, sia le uscite, che gli stati interneSi riportano sia gli ingressi, sia le uscite, che gli stati interne S R Q t Y = Q R S Q Q

17 AUTRONICA15.17 Elementi base del diagramma di flusso (ASM= Algoritmic State Machine) Blocco di StatoBlocco di Stato –AAAEtichetta –nnnnumerazione di stato –X, Y, Z Uscite attive X, Y, Z nnnAAA

18 AUTRONICA15.18 Elementi base del diagramma di flusso 2 Blocco DecisionaleBlocco Decisionale –(A+B)CCondizione su gli ingressi –Y (1) (V)Condizione verificata –N (0) (F)Condizione non verificata (A+B)C YN

19 AUTRONICA15.19 Elementi base del diagramma di flusso 3 Blocco di UscitaBlocco di Uscita –Utile per le uscite asincrone –X, Y, Z Uscite attive X, Y, Z

20 AUTRONICA15.20 Condizioni sul Diagramma di flusso 1 SiNO SiNO X, Y, Z nnnAAA (A+B)C Y N nnnAAA (A+B)C Y N

21 AUTRONICA15.21 Condizioni sul Diagramma di flusso 2 SiNO SiNO X, Y, Z mmAR K=0 YN X, W nnAH X, Y, Z mmAR K=0 Y N X, W nnAH

22 AUTRONICA15.22 Diagramma di flusso del Flip – Flop S- R 0Y0 S=0, R=0 Y S=0, R=1 S=1, R=0 Y Y Q 1Y1 S=0, R=0 Y S=1, R=0 S=0, R=1 Y Y SRQ 00Q R S Q Q

23 AUTRONICA15.23 Altre rappresentazioni del F- F [S-R] R SQ R Y R S Q Q R S Q Q

24 AUTRONICA15.24 Flip – Flop S – R con abilitazione Tabella di veritàSchemaTabella di veritàSchema R S Q Q CkSRQ 0xxQ 100Q Ck

25 AUTRONICA15.25 Problema dellinstabilità Presenza di anelli multipliPresenza di anelli multipli A causa dei ritardi sulle porte le uscite oscillano A causa dei ritardi sulle porte le uscite oscillano R S 0101 Q CkA 1010 Q

26 AUTRONICA15.26 Architettura MASTRE - SLAVE MASTRESLAVE MASTRESLAVE R S Q Ck M S Q Q M QMQM Ck S RSRS

27 AUTRONICA15.27 Flip – Flop D Per Ck = 1Per Ck = 1 –Luscita Q segue lingresso D Per Ck = 0Per Ck = 0 –Luscita conserva lo stato precedente Tabella di veritàSchemaTabella di veritàSchema CkDQ 0xQ D Q Q Ck

28 AUTRONICA15.28 Osservazioni Quando il Clock è a 1 luscita segue lingressoQuando il Clock è a 1 luscita segue lingresso In questo Flip-Flop non è presente lo stato non definitoIn questo Flip-Flop non è presente lo stato non definito Ovvero il Flip- Flop è in TRASPARENZAOvvero il Flip- Flop è in TRASPARENZA SimboloSimbolo Ck D Q t D Q Ck

29 AUTRONICA15.29 Flio- Flop D Edge Triggered Il dato viene trasferito in uscita in corrispondenza del fronte di salita (discesa) del ClockIl dato viene trasferito in uscita in corrispondenza del fronte di salita (discesa) del Clock Tabella di verita Schema Tabella di verita Schema CkDQ 0XQ 1XQ XQ D Ck S Q Ck Q R

30 AUTRONICA15.30 Osservazioni Con Clock stabile luscita è stabileCon Clock stabile luscita è stabile In questo Flip-Flop non è presente lo stato non definitoIn questo Flip-Flop non è presente lo stato non definito Luscita commuta in modo SINCRONO con il ClockLuscita commuta in modo SINCRONO con il Clock SimboloSimbolo Ck D Q t D Q Ck

31 AUTRONICA15.31 CONCLUSIONI Reti sequenziali, concetto di memoria, anelli di reazioneReti sequenziali, concetto di memoria, anelli di reazione Esempio, Flip-Flop R-SEsempio, Flip-Flop R-S Tecniche di descrizioneTecniche di descrizione –Grafo orientato –Diagramma di flusso Altri Flip –FlopAltri Flip –Flop Flip – Flop D trasparenteFlip – Flop D trasparente Flip – Flop D edge-triggeredFlip – Flop D edge-triggered


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