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G. RizzoSuperB –SVT Integrazione Richieste 2011 – 24/2/2011 1 SVT – Integrazione richieste finanziarie per il 2011 Giuliana Rizzo Universita & INFN Pisa.

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1 G. RizzoSuperB –SVT Integrazione Richieste 2011 – 24/2/ SVT – Integrazione richieste finanziarie per il 2011 Giuliana Rizzo Universita & INFN Pisa Febbraio 24, 2011

2 G. RizzoSuperB –SVT Integrazione Richieste 2011 – 24/2/ Attivita HW SVT Caratterizzazione in lab chip+sensore pixel ibridi Assemblaggio e test prototipo modulo pixel multichip con chip+sensore+bus+supporto/coo ling Studi sui links (Coll. con NA) Realizzazione prototipi meccanici: supporti Layer0 a pixel + Beam Pipe + end flanges Continua R&D su thin pixel 3D (VIPIX) Realizzazione prototipo modulo a striplets con appoggio su flange fredde accoppiate alla beam pipe Realizzazione prototipo meccanico archi layer esterni Prototipizzazione componenti detector electronics & DAQ Sviluppo canale analogico per chip di lettura striplets & strip. Prototipo struttura supporto CF layer esterni Testbeam CERN Sett 2011 : –pixel ibridi & MAPS 3D –pixel module (?), striplets module Piano di lavoro: YR1 TDR preparation ( ) YR2-5 Construction phases: –YR2 Design & prototype (da meta 2011) –YR3-4 Procure and Fabricate (+test) –YR5 Module Assembly & Detector Assembly YR6 Commissioning Presentata a Luglio 2010

3 G. RizzoSuperB –SVT Integrazione Richieste 2011 – 24/2/ Integrazione richieste per il 2011 A Settembre 2010 sono state assegnate solo: richieste legate al completamento del modulo multichip a pixel richieste di consumi legate al testbeam ed una parte delle missioni di testbeam serve unintegrazione missioni per testbeam. A seguito dellapprovazione del progetto reiteriamo sulle altre richieste specifiche: –Costruzione prototipi per il TDR (baseline L0 striplets+archi layer esterni) –Prototipizzazioni necessarie per entrare successivamente in fase di design finale e costruzione. –Missioni specifiche per attivita SVT. –Continuazione R&D sui pixel per upgrade del Layer0.

4 G. RizzoSuperB –SVT Integrazione Richieste 2011 – 24/2/ L0 Pixel Module Prototype Pixel Module: 3 chips bump bonded on 1 sensor matrix + support with microchannel cooling + Al pixel bus + testbaord: Acquisto componenti Assemblaggio/bonding a Pisa Test in collaborazione PI-MI-BO-RMIII

5 G. RizzoSuperB –SVT Integrazione Richieste 2011 – 24/2/ Realizzazione Prototipi ( ) Layer0 + Beam Pipe 1. Supporto microcanale con rastremazione 2. Z-piece con prototipizzazione rapida 3. Supporto Modulo microcanali + z piece per test termoidaulico 4. Beam pipe con cooling lega leggera 5. End flanges

6 G. RizzoSuperB –SVT Integrazione Richieste 2011 – 24/2/ Layer 0 striplets design r= 15 mm U V 12.9 mm 97.0 mm Choosing an Octagonal shape: - Module active area = 12.9 x 97.0 mm2 (includes 4% area overlap for alignment) - double sided Si detector, 200 m thick with striplets (45 o w.r.t det. edges) readout pitch 50 m - multi-layer fanout circuits (similar to SVT modules, z side) are glued on each sensor, connecting Si strips to Front End Electronics (fanout extends twice wider than the detector, to allow a minimum of 50 m between metal traces). -In a module needed ~2 fanouts/side ! -A new readout chip is needed to cope with the high background rate (up to 200 MHz/cm2) Readout Right Readout Left z HDI Si detector 1 st fanout, 2 nd fanout HDI (Lab.) Geometrical acceptance: 300 mrad both in FW and BW Distance from the i.p. : R=15 mm Conceptual design module flat CDR design is being revised for TDR!

7 G. RizzoSuperB –SVT Integrazione Richieste 2011 – 24/2/ Realizzazione Prototipo meccanico modulo Striplets Mechanical striplets module with final shape (bent) will be assembled in Pisa (10kE) –jigs incollaggi Sensore, fanout, ibrido meccanico (3kE), –supporto in composito (2kE) –Jigs piegatura modulo (2kE) –Flange raffreddate per Layer0 a striplets (3kE) Need to revisit CDR design with new radius (sensor dimension, # of chips for readout…). Quite complicate design and assembly

8 G. RizzoSuperB –SVT Integrazione Richieste 2011 – 24/2/ Prototipo di archi per Layer esterni Ingegnerizzazione e design Jigs per realizzazione archi con nuovo design SuperB Realizzazione prototipo Costi: –10KE materiali per realizzazione maschere, jigs, ribs (PI) –Fanout 6kE (TS) Attrezzatura per assemblaggio di precisione moduli a Pisa –8kE INV sistema per microdispensing di colla Microdrop Technologies –2kE integrazione SW per gestione grafica Gantry. I prototipi meccanici dei layer esterni sono importanti per entrare dopo il TDR in fase di costruzione. Reiteriamo la richiesta per il 2011

9 G. RizzoSuperB –SVT Integrazione Richieste 2011 – 24/2/ Prototipizzazione on/off detector electronics (Milano) CONSUMOkE Prototipo HDI( layer 0)10 Prototipo HDI (layer esterni) 10 Test set-up HDI3 Tail (comune a piu' layers)5 Test set-up Tail2 FGA based set-up (Tx & RX) Custom design8 IP blocks3 Fanout (layer0)5 Test set-up Fanout3 Optical Package2 Cavi vari SMA per link test1 Micro power cables + connettori power4 Componenti Vari4 Software per DSA 8200 (80SICMX)18 Total78 InventariabilekE Pattern generator (PG3A)21 N6705A DC Power Analyzer8 N6705A DC Power Modules3 Total 32 HDI 23kE Tail 7 kE Testboad for Module 11kE Fanout 8kE Comp. Transition Card & cables 11 kE SW Signal Integrity 18 kE Asseg nati Richieste ad integrazione di quanto gia assegnato INVETARIABI LE? SW Signal integrity?

10 G. RizzoSuperB –SVT Integrazione Richieste 2011 – 24/2/ Prototipi DAQ board per SVT - Bologna Prototipo scala reale FEB board rimandato al 2012 in attesa di definizioni chiare di diverse opzioni aperte: Da capire cosa deve ancora essere definito a livello di esperimento (L1, FTCS, ECS) Soluzioni condivise per i link ottici vs DAQ? Planning in the large: adattabilità a diverse esigenze di F.E. (FSSR2/3, InMAPS, FE4D…) Costo stimato 2 prototipi (12+2 links): 13 kE rimandato al 2012 Clear roles of these boards: Provide an interface for chip programming Data reading (push/pull modes) Handling of trigger information Chip synchronization SVT-wide Known pieces to implement: Clock reception and distribution (details?) 12x1 Gbit/s and 2x2.5 Gbit/s optical links onboard Storage memory (>128 Mbytes) for event handling Testabile in estate/autunno: FEB (EDRO) + mezzanina con link ottici (sviluppata per FTK/Atlas) Hardware: EDRO2 + nuove mezzanine (+demo boards xilinx) Assegnati 3 kE integrazione rich.+2 kE

11 G. RizzoSuperB –SVT Integrazione Richieste 2011 – 24/2/ Attivita FE chip SVT - Pavia Dagli studi degli ultimi mesi del 2010 e chiara la necessita di avviare lo sviluppo di 2 nuovi chip, probabilmente in tecnologia CMOS 130 nm, per soddisfare le richieste molto diverse di striplets L0 e moduli lunghi layer esterni. E auspicabile che si instauri una collaborazione con FNAL, in cui le responsabilità potrebbero dividersi così: Pavia – sezione analogica, FNAL – architettura triggerata di readout E in programma la sottomissione alla fine del 2011 di un chip prototipo (multicanale?), in cui verranno collaudate le diverse soluzioni progettuali per la sezione analogica per la lettura di striplets e strip lunghe. Richiesta iniziale 20kE (non assegnata) integrazione rich. 40 kE. IBM 130 nm: 3 k$/mm2 20 kEuro 7.5 mm2 40 kEuro 15 mm2 Continua R&D sui pixel a integrazione 3D per upgrade Layer 0 (MAPS, pixel alta resistività) e su INMAPS

12 G. RizzoSuperB –SVT Integrazione Richieste 2011 – 24/2/ Attivita a Trieste )Partecipazione design modulo striplets: - Design, procurement, test sensori - Test ibridi (con FSSR2) - Design e test fanout sottili Al su polyimide 2)Progetto dei layer esterni (sensori, fanout) per il TDR: Design geometria escelta tecnologia per sensori, fanout Contributo alla valutazione chip di front-end 3)Partecipazione al beam test 2011: Responsabilità del telescopio di fascio e striplets Richieste ad integrazione di quanto gia assegnato +5kE riparazione probe station LAB.

13 G. RizzoSuperB –SVT Integrazione Richieste 2011 – 24/2/ Attivita a Pisa 2011 Pixel per Layer0 SuperB –sottomissioni chip MAPS e FE pixel ibridi per Layer0 (3D, INMAPS) –Assemblaggio e collaborazione al test del modulo multichip pixel –Definizione delle specifiche sui pixel per TDR Testbeam Collaborazione alla definizione delle specifiche per baseline del TDR Revisione design del Layer0 a striplets Design Layer1-Layer5, struttura meccanica Costruzione meccaniche prototipi (striplets, moduli layer esterni, beam pipe lega leggera). Reiteriamo su quanto non e stato assegnato a Settembre con integrazione + 25 kE per contributo sottomissione FE pixel ibridi in tecnologia 3D (sinergia con sottomissione VIPIX)

14 G. RizzoSuperB –SVT Integrazione Richieste 2011 – 24/2/ Attivita SVT a Torino 2011 Design dei moduli dei layer ext con la nuova geometria e meccanica di supporto di SVT. Lavorazioni meccaniche per testbeam 5 kE (assegnati) Attivita SVT a RomaIII 2011 R&D sui pixel per upgrade Layer0 (ass.3 kE)

15 G. RizzoSuperB –SVT Integrazione Richieste 2011 – 24/2/ Testbeam CERN 2011 (alla luce dei test-beam passati) 10 mu : –2 weeks –3 +1 tec DAQ (BO); 2+1 tecTelescopio (TS); 6 (2PI-2PV-1MI-1RM)+1tec(PI) MAPS/hybrid/module; 1 AM (PI); 1 Analisi (PI); 2 (PI) GLIMOS/RunCoo/PS, Tavolo 1+1tec (TO) Assegnati ME 15 kE: integrazione richiesta ME 22kE +1.5 kE trasp. Preparazione - Test di sistema (a Bologna) 10 kE (ass. 8kE) (~60 gg MI, ~30 notti, ~30 viaggi,alcuni per trasporto materiale): Montaggio/tests/smontaggio: –tavolo: 2 viaggi x 2x2 gg –Telescopio(calibrazioni): 2 viaggi x 2x3 gg –MAPS/hybrid(calibrazioni): 3 viaggi x 4x2 gg –AM: 2 viaggi x 2x2 gg –Integrazione: 4 x1x1 gg

16 G. RizzoSuperB –SVT Integrazione Richieste 2011 – 24/2/ Sommario integrazione richieste SVT 2011 PISA - Realizzazione prototipi meccanici: –modulo a striplets con appoggio su flange fredde accoppiate alla beam pipe (PI)- 10kE cons. –maschere incollaggi L0 (2kE)+Beam pipe lega leggera (6kE) (PI) 8kE cons –archi layer esterni (PI) 12 kE cons + 8 kE inv. –Metabolismo Clean room + 6kE –Nuovo item : + 25 kE Pisa per contributo chip FE pixel ibridi in 3D Trieste: Fanout (6+3) & tails (5) layer esterni ass 2kE + 12kE –Nuovo item +5kE TS riparazione probe station Milano: prototipizzazione componenti on/off – detector electronics 59 kE cons. 18 SW + 32 INV cons. Ok, capire SW e INV. Bologna: sviluppo DAQ Boards ass 3 kE + 2kE per sviluppi,ma rimandiamo al 2012 la produzione prototipi. Pavia/BG: sviluppo chip per lettura striplets & strip (prototipo canali analogici) (PV) 40 kE Testbeam nel 2011: –MI (10kE) preparazione a BO ass. 8kE ok. –ME (40kE) CERN ass. 15kE +22kE (7 PI, 4 BO, 3 TS,2 PV,2MI,4 TO) –Trasporto tavolo 1.5 kE TO – Cons (5 kE PI+5kE TO) gia assegnati

17 G. RizzoSuperB –SVT Integrazione Richieste 2011 – 24/2/ Missioni SVT –2011 rich. ass. integrazione MI: Testbeam setup 10kE+12kE Milano – 4 kE ass 1kE +3kE Contatti ingegneri elettronici con altre sedi, SVT+ Na (test setup high speed clock) 3 kE ass 1kE Testbeam setup a Bologna 1 kE Pisa – 7 kE ass 5 +2kE Contatti ingegneri meccanici e ditte 2kE Testbeam setup a Bologna 5 kE assegnati Pavia/Bergamo – 3 kE ass 0 +3kE Contatti sviluppo modulo a pixel Torino – 3 kE ass 1 +1kE Contatti ingegneri mecc e esperti macchina 2 kE Preparazione testbeam a BO 1kE ass 1 Trieste – 2 kE TB setup a Bologna ass 2 Roma III DTZ – 1 kE TB setup a Bo ass 0 Bologna DTZ – 2 kE ass 0 +2kE Contatti sviluppo pixel module ass 0 ME: Testbeam 41.5 kE kE Milano – 5 kE ass. 1kE +4kE Contatti Dallas (LOC-Serial.) 3 kE TB CERN 2kE (0.5 mu) Pisa – 23 kE ass 7kE +12 kE Contatti Ingegneri –SLAC design beam – pipe/SVT: 5 kE Contatti ditte esterne: 4 kE TB CERN 14 kE (3.5 mu) ass 7kE Pavia/Bergamo – 9 kE ass 2 kE +7 kE Contatti ingegneri FNAL per sviluppi chips 5 kE TB CERN 4kE (1mu) ass 2 kE Torino – 8 kE ass kE TB CERN (1 mu) 4kE kE trasporti Contatti ing SLAC 2.5 Trieste – 6 kE TB (1.5mu) ass 3 +3 kE Roma III DTZ – 2 kE TB (0.5 mu) ass 1 ok Bologna DTZ – 8 kE TB (2 mu) ass 4 +4kE

18 G. RizzoSuperB –SVT Integrazione Richieste 2011 – 24/2/ SVT - Integrazione Richieste 2011 Integrazione METestbeam: 23.5kE MI(Keuro) ME- Meeting(KEURO)Consumi (Keuro)INV (Keuro) SistemaSedeFTERich As s int egr azi on eRich As s inte gra zio neRichAss inte gra zio neRich As s int eg raz ion e SVT BO-DTZ Milano Pavia Pisa RomaIII-DTZ Torino Trieste TOT kE(PI) FE chip pixel 3D +20kE(PV) protoipi canali analogici FE per striplets/strip +5kE (TS) riparaz. probe station -13kE (TO) struttura mecc -8 kE (BO) prototipi DAQ -1kE (RMIII) testmodule Tot consumi +28kE rispetto rich.

19 G. RizzoSuperB –SVT Integrazione Richieste 2011 – 24/2/ backup


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