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Schema di principio del SCA di una MMU Memory Management Unit Processore tipo PD32 e memoria organizzata con un banco a 32 bit (4 byte) Si ipotizza che.

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Presentazione sul tema: "Schema di principio del SCA di una MMU Memory Management Unit Processore tipo PD32 e memoria organizzata con un banco a 32 bit (4 byte) Si ipotizza che."— Transcript della presentazione:

1 Schema di principio del SCA di una MMU Memory Management Unit Processore tipo PD32 e memoria organizzata con un banco a 32 bit (4 byte) Si ipotizza che ci sia sempre allineamento dei byte e che si accedano sempre a 4 byte

2 AAC - Valeria Cardellini, A.A. 2007/082 Esempio di cache con blocchi da 16 parole (ogni parola da 4 byte) del processore Intrisity FastMATHE la cache del processore Intrisity FastMATH, un processore embedded basato sullarchitettura MIPS Cache istruzioni e cache dati separate, da 16 KB ciascuna e con blocchi di 16 parole (parole da 32 bit, cioè da 4 byte) n = 32 s = log 2 (16KB/64B) = 8 r = log 2 (64) = 6, di cui 4 identificano la parola allinterno del blocco, 2 il byte allinterno della singola parola 18

3 Possibile organizzazione della memoria di una cache ad accesso diretto a 6 …a 13 d 511 …d 479 tag 17 …tag 0 MR MW CS MR MW CS a 6 …a 13 d 63 …d 32 a 6 …a 13 d 31 …d 0 MR MW CS MR MW CS CS=1 a 6 …a flag index MR MW CS Parola 0Parola 1Parola 15

4 a 13 …a 6 d 511 …d 479 tag 17 …tag 0 MR MW CS MR MW CS a 13 …a 6 d 63 …d 32 MR MW CS MR MW CS CS=1 a 13 …a 6... flag MR MW CS Parola 0Parola 1Parola 15 MDR SCHEMA SEMPLIFICATO LETTURA DEL PROCESSORE Le connessioni disegnate servono solo per permettere il trasferimento dati dalla cache verso il processore, nel caso di miss il segnale di controllo MR generato dal PROCESSORE va in alta impedenza e il suo controllo passa allo SCO dellMMU che lo forza a zero, lo rimette ad 1 a fine fase acquisione del blocco dalla memoria hit/miss MAR comparatore a 31 …a 14 MUX a 5 …a 2 OK s ok r ok d 31 …d 0

5 Memoria organizzazione in moduli (a byte) (come nel PD32) Address BUS (30 bit) Data BUS (32 bit) a 2 …a 31 d 23 …d 16 d 31 …d 24 a 2 …a 31 d 15 …d 8 a 2 …a 31 d 7 …d 0 Mb 3 Mb 2 Mb 1 Mb 0 MR MW CS MR MW CS MR MW CS MR MW CS

6 a 6 …a 13 d 511 …d 479 tag 17 …tag 0 MR MW CS MR MW CS a 6 …a 13 d 63 …d 32 d 31 …d 0 MR MW CS MR MW CS a 6 …a flag MR MW CS Parola 0Parola 1 Parola 15 MAR CAR registro contatore Load Incr. Verso banco memoria AB 30 bit da banco memoria DB 32 bit Bus da 32 bit a 31 …a 14 1 Contatore Modulo 16 inc TC SCHEMA SEMPLIFICATO SCRITTURA DATI DALLA MEMORIA Le connessioni disegnate servono solo per permettere il trasferimento dati dalla MEMORIA verso la cache, questa parte si attiva in caso di miss, lo SCO dellMMU oltre a generare MW per i propri Moduli di memoria generare i MR verso il banco di memoria esterno. a 5 a 4 a 3 a a 31 a 30 a 6 OK s ok r ok

7 registro Verso banco memoria AB 26 bit (più significativi) AB 4 bit (meno significativi) a 31 a 30 a 6 load inc Contatore Modulo 16 TC Ottimizzazione CAR con contatore modulo 16


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