Il livello analogico digitale Lezione 3_4 Chip delle CPU e Bus.

Presentazione sul tema: "Il livello analogico digitale Lezione 3_4 Chip delle CPU e Bus."— Transcript della presentazione:

1 Il livello analogico digitale Lezione 3_4 Chip delle CPU e Bus

2 Agenda Bus di un calcolatore Larghezza di un bus Bus sincroni Bus asincroni Arbitraggio Funzionamento

3 Bus dei calcolatori Gerarchia dei Bus E un collegamento elettrico Sistemi a più bus Protocollo del bus Master/Slave, esempi Problema dellamplificazione

4 Larghezza del Bus Compromesso costi/dimensioni Trasferimento dati Multiplexed bus

5 Bus Sincroni Pilotato da un generatore di onda quadra Frequenze tipiche: 5 - 100 Mhz 1 Mhz 0.652 cicli/nsec !! Ogni attività richiede un numero intero di cicli !! Esempio ciclo di read, ipotesi : Cicli da 25 nsec Memoria da 40 nsec

6 Bus Sincrono: specifiche

7 Bus Asincroni Svantaggi del bus sincrono MSYN e SSYN Protocollo di Full Handshake: msyn viene attivato ssys viene attivato in risposta a msyn msyn viene negato in risposta a ssyn ssyn viene negato in risposta alla negazione di msyn

8 Arbitraggio del Bus Perché arbitraggio ? Arbitraggio centralizzato: a Daisy Chain a priorità acknowledge Arbitraggio distribuito a multiple linee a wired-or e busy line

9 Funzionamento del bus Trasferimenti di blocchi di parole ciclo R-M-W ciclo di interrupt Intel 8259A INT, INT# vettori di interrupt cascate di 8259A

10 Interfacce Chip di I/O: per interfaccia seriale, UART per interfaccia paralleli, PIO uso combinato delle porte Decodifica di indirizzo sul bus di indirizzi !! obiettivo: semplificare i circuiti di decodifica

11 Metodi di indirizzamento Decodifica di indirizzo sul bus di indirizzi !! obiettivo: semplificare i circuiti di decodifica

12 Esercizi Calcolare la banda del bus PCI Un PC a 10 mhz richiede 4 cicli per leggere una parola (da 2 byte); quanta banda viene richiesta al bus Calcolare la larghezza di banda richiesta per un film true color (3 byte/pixel) VGA 640*480, a 30 fotogrammi/sec