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Www-lia.deis.unibo.it/materiale/retilogiche. Editor Grafico Generazione Netlist Analisi ed Elaborazione Simulazione Forme donda 1) Processing -> Start.

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1 www-lia.deis.unibo.it/materiale/retilogiche

2 Editor Grafico Generazione Netlist Analisi ed Elaborazione Simulazione Forme donda 1) Processing -> Start -> Start Analysis & Elaboration 2) Processing -> Generate Functional Simulation Netlist File bsf (Block Symbol File) 3) Processing -> Start Simulation File bdf Editor Grafico File -> Create/Update ->Create Symbol Files Componente di libreria

3 Impostazioni di simulazione Quartus prevede due tipi di simulazioni: Timing e Functional. TIMINGFUNCTIONAL FrontiIdeali RitardiRealiNulli I fronti sono sempre ideali, cioè perfettamente verticali. I ritardi sono considerati nulli per la Functional e non nulli per la Timing. Il ritardo non è uguale per tutti i gate e varia a seconda del Device selezionato. Il tipo di simulazione si seleziona da Assignements -> Settings… -> Simulator Settings

4 I file BDF e VWF coinvolti nei processi di analisi, sintesi, simulazione ecc… devono essere aggiunti al progetto (Project -> Add/Remove Files…) Quindi vanno aggiunti anche i file BDF relativi ai componenti di libreria! Non è necessario aggiungere i file BSF. Vi ricordo che:

5 Editor Grafico Fitting Analysis & Synthesis Simulazione Forme donda 1) Processing -> Start Compilation 2) Processing -> Start Simulation Assembling Timing Analysis

6 Timing simulation Per effettuare una Timing Simulation in Quartus II sono necessarie alcune operazioni in più rispetto alla Functional Simulation. Per questultima basta creare una rete logica e Quartus provvederà a creare un Netlist da simulare, mentre per la Timing, Quartus crea anche dei file per la sintesi su FPGA. Analysis & Synthesis analizza il file bdf e lo compila creando un file simile alla Netlist della Funcional. Fitting adatta il circuito da noi creato al Device che abbiamo selezionato, in base a come è costruito lFPGA. Un circuito molto complesso potrebbe non essere sintetizzato su un FPGA di basso di livello e quindi bisognerebbe usare un FPGA di livello superiore (NON È IL NOSTRO CASO). Assembling genera i file che andranno caricati sullFPGA. Timing Analysis calcola i ritardi tra ogni nodo del circuito basandosi sui ritardi del Device selezionato (la libreria dei Device contiene tutte le informazioni necessarie: ritardi, memoria, velocità…) La Timing Simulation simula il nostro circuito usando i ritardi calcolati nella Timing Analysis

7 Gli FPGA presenti in libreria sono circuiti che operano a frequenze anche molto alte (fino a 500 MHz o anche più) dunque i ritardi dei gate logici sono dellordine dei nanosecondi. Impostate un END TIME tenendo conto del tempo necessario affinché luscita si stabilizzi, quindi non impostarlo ad un valore troppo basso e nemmeno ad uno troppo alto altrimenti un end time troppo alto e un circuito molto complesso possono richiedere molti secondi per lanalisi. Utilizzate lo strumento Time Bar (linea verticale blu che si sposta sullasse dei tempi nel waveform file) spostandovi con le frecce della tastiera per analizzare i segnali. Consigli per la timing simulation

8 Alee statiche La Timing Simulation è indispensabile se si vogliono analizzare le alee di una rete logica. Lalea statica è un fenomeno indesiderato che si manifesta nei circuiti logici a causa del ritardo di propagazione dei segnali attraverso i gate. Questo ritardo fa si che in ingresso ad un gate ci sia, per un istante di tempo,un segnale non corretto che genera un segnale duscita non corretto. Il segnale duscita subisce la seguente variazione: segnale corretto – non corretto – corretto. Per eliminare le alee statiche in una mappa di Karnaugh bisogna raggruppare gli 1 adiacenti di raggruppamenti diversi per le espressioni SP (per le PS si raggruppano gli 0). Lalea statica è presente solo nei circuiti a due livelli.

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