Microelettronica per la calibrazione temporale del sistema per muoni in LHCb A. Lai 1, S. Cadeddu 1, C. Deplano 1,2, V. De Leo 1,2 1 Istituto Nazionale.

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1 Microelettronica per la calibrazione temporale del sistema per muoni in LHCb A. Lai 1, S. Cadeddu 1, C. Deplano 1,2, V. De Leo 1,2 1 Istituto Nazionale Fisica Nucleare, Cagliari – Italy 2 Dipartimento di Fisica, Università degli Studi, Cagliari - Italy

2 S. Cadeddu - IFAE 2006 – Pavia 19/04/2006 2 Il rivelatore per muoni in LHCb Ricostruzione delle tracce Determinazione del p T nel trigger di livello 0 5 stazioni -> 1380 Camere (MWPC / 3-GEM) 4 regioni con granularità/risoluzione variabile con la distanza dalla beam pipe e dipendente dalla stazione 122.112 canali fisici 26.000 canali logici M2 M3 M4 M5 y x z M1M1 M1

3 S. Cadeddu - IFAE 2006 – Pavia 19/04/2006 3 Il rivelatore per muoni in LHCb x y z 5 m 10 m M2 M3 M4 M5 Nei CRATES (off detector): 168 IB 148 ODE Connessioni FE - crates con cavi LVDS di lunghezza tra 10 e 21 m ODE - Trigger 80 m di OL 1380 Camere MWPC / 3-GEM M1 (40x32 cm 2 ) M5 (163x49 cm 2 ) 7632 Front-End boards CARDIAC 122,112 Canali

4 S. Cadeddu - IFAE 2006 – Pavia 19/04/2006 4 Specifiche per il sistema dei muoni BX ID 345 346 347 348 349 350 351 352 353 354 355 25 ns Affinché il trigger abbia lefficienza richiesta (95%) è necessario: Corretta associazione del segnale rivelato con levento. Efficienza del 99% in una finestra temporale di 20ns Interazione Segnale on detector off detector IB ODE ELECTRONIC CHAINS Ritardi fissi massimi relativi tra canali diversi: Tempo di volo (M1=40ns ; M5=63ns) => 23 ns Cavi (10 21m; ritardo 6ns/m; jitter 50ps/m; 60 126ns) => 66ns Dispositivi: CARDIAC => ritardo 16ns; jitter 220ps IB => ritardo 20ns; jitter 500ps Altre cause: Variazioni in pressione, temperatura, alimentazione

5 S. Cadeddu - IFAE 2006 – Pavia 19/04/2006 5Sincronizzazione BX ID 345 346 347 348 349 350 351 352 353 354 355 Interazione BX ID 345 346 347 348 349 350 351 352 353 354 355 Interazione Sincronizzazione fine BX ID 345 346 347 348 349 350 351 352 353 354 355 Interazione Sincronizzazione rispetto al BXid

6 S. Cadeddu - IFAE 2006 – Pavia 19/04/2006 6 Sincronizzazione rispetto al BXid Struttura dellorbita 3564 69ab5e 30e 72a 72b 39e 36e 3e 31e AAAAAAAABB Batch 333333334 444 a = bunch from beam a only b = bunch from beam b only e = empty bunch ab = collision between beam a and b Time reference Ch 1 Ch 2 Ch 3 Ch 4 Start

7 S. Cadeddu - IFAE 2006 – Pavia 19/04/2006 7 Tools per la sincronizzazione Front-end boards: 2 Carioca (ASD) 1 DIALOG: Ritardi programmabili Generazione canali logici Generazione delle soglie Monitoring ODE boards 24 SYNC chip: Ricostruzione distribuzione tempo fine (TDC) Allineamento rispetto al BX Trasmissione dati al trigger e al DAQ Monitoring SB (ECS) I 2 C linkCAN link IB ODE

8 S. Cadeddu - IFAE 2006 – Pavia 19/04/2006 8 DIALOG: DLL e catena di ritardi Locking time: < 1 s Locking range: 20 ÷ 30 ns (25 ÷ 33 MHz) Ritardo unitario: ~ 1.6 ns Dim: 262 x 61 m 2 Caratteristiche Delay Unit Cell

9 S. Cadeddu - IFAE 2006 – Pavia 19/04/2006 9 DIALOG DLL-ADC : un SAR ADC ++ SAR + Control Logics DAC Comparator Calibration DLL Vctrl (after locking) ADC Ref Clock Code in 8 VCDelay Lines VCDL 1 VCDL 2 VCDL 3 VCDL 8 Vctrl SAR and controls REG DAC Controls Code From I 2 C Comparator Vout Il clock di riferimento viene usato solo durante la calibrazione e poi spento. La V ctrl risultante dalla calibrazione viene convertita in una parola digitale e memorizzata in registri accessibili via protocollo I 2 C 8 bits di risoluzione Architettura SAR Tempo di conversione < 2 s Dim: 442 x 178 m 2 ADC: Caratteristiche

10 S. Cadeddu - IFAE 2006 – Pavia 19/04/2006 10 DIALOG: schema a blocchi 16 LVDS input Prog. Delayer Prog. Dig. Shaper MASKMASK Logical Channel Generation 8 LVDS output I 2 C Interface SCL SDA DIALOG Configuration registers CAlibDLL & DLL ADC Address 16 x 24 bits Rate counters Tst Signal Pls0 Pls1 ASD pulse generation & Delay Thr DAC 1-16 Threshold 1-16 Calibration CLK Pulse Caratteristiche principali: Ritardi programmabili (32 steps da ~1.6 ns ciascuno @40 MHz) Output con ampiezza programmabile (8 steps da ~3 ns ciascuno) Possibilità di mascherare ogni singolo canale di input 16 DACs indipendenti per le soglie degli ASD Interfaccia I 2 C Registri triplo-votati con sistema di autocorrezione contro SEU Generazione canali logici: OR2 ; OR4 ; OR8 AND2 ; OR2 (2 AND2) ; OR4 (4 AND2) Test and monitoring: Generazione pulse per ASD 16 contatori da 24-bits Pattern interno programmabile Start/Stop

11 S. Cadeddu - IFAE 2006 – Pavia 19/04/2006 11 SYNC: TDC Voltage Controlled Delay Line Phase detector Vctrl Ref Clock (40 MHz) Encoder Fase (4 bits) IN 1.5 ns resolution TDC Charge pump up down DLL TDC a 4 bit (risoluzione 1.5 ns @ 40 MHz) Stessa DLL Custom utilizzato per DIALOG Archittetura a pipelines La fase calcolata è scritta in L0 buffer ogni 25 ns. Sincronizzazione Layout (250 x 400 m 2 )

12 S. Cadeddu - IFAE 2006 – Pavia 19/04/2006 12 SYNC: Istogrammatore 16 contatori da 24 bits ciascuno Architettura sincrona in pipeline Lettura via I 2 C Contatori triplo-votati Protetto contro loverflow Tempo fine direttamente dal TDC Ricostruzione del BXid – OR di tutti i canali Tempo fine dopo L0 buffer (dati accettati dal trigger) Ricostruzione del BXid di singolo canale L0 buffer L0yes Ch 0 Ch 1 Ch 2 Ch 3 Ch 4 Ch 5 Ch 6 Ch 7 000000000110000000000111 BXid CH0 CH1 CH2 CH3 CH5 CH6 CH7 CH4 69ab5e

13 S. Cadeddu - IFAE 2006 – Pavia 19/04/2006 13 Sincronizzazione rispetto al BXid Sincronizzazione a livello di singolo SYNC: Implementazione Pipeline per ogni canale Ritardo programmabile fino a 3 cicli Sincronizzazione tra SYNC diversi alloggiati nella stessa ODE: 012 start CH1 CH2 SYNC 1 012SYNC 2 012 012 Implementazione Possibilità di ritardare lo start del contatore di bunch fino a 7 cicli CH0 CH1 CH2 5678956789

14 S. Cadeddu - IFAE 2006 – Pavia 19/04/2006 14 SYNC: schema a blocchi Caratteristiche principali 8 TDC a 4 bit con una risoluzione di 1.5ns a 40MHz 8 pipeline per la sincronizzazione dei singoli canali Maschere indipendenti su ogni canale. Contatore a 12 bits per la generazione del BXid L0 buffer: DPRAM da 256x54 basato su blocchi RAM sviluppati al CERN (K. Kouklinas) L0 derandomizer: FIFO con profondità prog. Hamming a protezione dei dati scritti nelle memorie Interfaccia verso il trigger di livello 0 con un buffer a profondità programmabile Interfaccia I 2 C con registri triplo-votati e sistema di autocorrezione contro SEU Istogrammatore con 16 contatori da 24 bits Test e monitoring Interfaccia JTAG Generazione di pattern noti verso DAQ Tre diversi tipi di test per link ottico verso il trigger, tra cui generazione di un PRNG

15 S. Cadeddu - IFAE 2006 – Pavia 19/04/2006 15 DIALOG layout Tecnologia: CMOS IBM 0.25 m, rad-tol 113 pins Dim: 4900 x 3875 m 2 Consumi: 150mA @ 2.5V gnd 9 ASD threshold gnd vdd gnd vdd gnd vdd 8 LVDS Physical Channel LVDS ASDQ pulse 8 LVDS logical channel CARIOCA pulse 8 LVDS Physical Channel LVDS ASDQ pulse LVDS I 2 C inLVDS I 2 C outResetAddress core Scalers thresholds DLL ADC Pulse + Delay Lines

16 S. Cadeddu - IFAE 2006 – Pavia 19/04/2006 16 SYNC layout 8 LVDS logical channelI 2 C addr Ctrls + clock I2CI2C dati verso il DAQ JTAG Dati verso Il GOL/ L0Trigger 8 TDC L0 buffer L0 derand Tecnologia: CMOS IBM 0.25 m, rad-tol 97 pins Dim: 4000 x 4000 m 2 Consumi: 180mA @ 2.5V

17 S. Cadeddu - IFAE 2006 – Pavia 19/04/2006 17Conclusioni Un timing accurato rappresenta un requisito fondamentale per garantire lefficienza richiesta dal trigger di livello 0 I circuiti integrati DIALOG e SYNC hanno un ruolo primario nellallineamento temporale Ogni canale fisico può essere ritardato indipendentemente sul DIALOG con una granularità di ~1.6 ns fino ad un ritardo massimo di 50ns. La granularità è controllata da un blocco DLL che viene calibrato durante dei run dedicati ed il cui risultato viene convertito in forma digitale e memorizzato in registri accessibili via I 2 C Nel SYNC si trova un blocco istogrammatore e 8 TDC, con una risoluzione di 1.5ns, che permettono di ricostruire la fase dei segnali di input rispetto al clock. Il blocco istogrammatore viene anche usato per riconoscere la struttura iniziale dellorbita permettendo così di sincronizzarsi con il BXid della macchina

18 S. Cadeddu - IFAE 2006 – Pavia 19/04/2006 18 DIALOG Threshold DAC Basic scheme R-2R Resolution 8 bits Area 146 x 153 mm 2 Supply voltage 2.5 V DNL ± 0.5 LSB INL Power Consumption 500 mW (average) Output resistance 20 k (code dependent) 20 k (code dependent) Settling time (@0pF load) < 50 ns Settling time (@5pF load) < 250 ns V output (VRP-VRN) / 256 x code DAC specs layout + An output buffer for thresholds (~10k output impedance for the DAC)

19 S. Cadeddu - IFAE 2006 – Pavia 19/04/2006 19 DIALOG SEE test @ PSI – Villigen Tested @ the PIF (hadron therapy beam) : 250 MeV protons. = 6 x 10 8 cm -2 s -1 Strategy: Triple voted and self-corrected latches (configuration bits) State machine registers are TV but not self-corrected. ~ 850 bits / chip Test: write the whole configuration via I 2 C bus and repeatedly read it back. The auto correction feature was never switched on Fluence = 1.1 x 10 13 protons cm -2 (10 years of LHC protons in M1 R1 Front-end) # of mismatches in configuration reading = 0 (bit) not measurable (register) < 3 x 10 -15 cm 2 # SEE for System < 1/10 days (without self correction) The chip and the boards were activated