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1 P-ILC sezione di Pavia Sviluppo di rivelatori a pixel monolitici per il rivelatore di vertice dell'International Linear Collider Consiglio di sezione.

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1 1 P-ILC sezione di Pavia Sviluppo di rivelatori a pixel monolitici per il rivelatore di vertice dell'International Linear Collider Consiglio di sezione INFN, 7 marzo 2006 Status report

2 2 Consiglio di sezione INFN, 7 marzo 2006 Gruppi partecipanti all'esperimento Il nucleo dei partecipanti è costituito da quattro gruppi Milano (2.4 FTE) Pavia (V. Re, M. Manghisoni, L. Ratti, V. Speziali, G. Traversi, 3 FTE) Roma III (1 FTE) Ferrara (1 FTE) Due dottorandi si sono aggiunti al gruppo di Pavia all'inizio del 2006 Le quattro sezioni hanno aderito al progetto europeo EUDET (sesto programma quadro) che mira a sostenere le attivit à di R&D per l'ILC L'attività è finalizzata allo sviluppo di rivelatori monolitici a pixel (MAPS) per applicazioni in uno dei futuri esperimenti dell'International Linear Collider

3 3 Attività previste Sviluppo di rivelatori a pixel monolitici che implementino un sistema di sparsificazione possibilmente on pixel (PV) Progettazione e realizzazione di un sistema di acquisizione dati che possa processare in tempo reale unità di 1 Mpixel (FE, MI) Progettazione e messa in opera di un telescopio per la caratterizzazione su fascio dei rivelatori in fase di sviluppo (RM III) Consiglio di sezione INFN, 7 marzo 2006

4 4 L'attività di ricerca si ricollega a precedenti programmi di R&D Attività pregressa ELRAD finanziato dall'INFN nel triennio elettronica di front-end in tecnologia CMOS deep submicron (< 250 nm di lunghezza minima di canale) studio delle proprietà di rumore e di resistenza alle radiazioni di processi CMOS da 180 nm e 130 nm PRIN 2003 finanziato dal MIUR nel biennio sviluppo di celle elementari di pixel monolitici in tecnologia CMOS deep submicron per applicazioni di particle tracking attività conclusa con il pieno raggiungimento dei risultati prefissati – test di un prototipo in tecnologia CMOS 130 nm e sottomissione di un secondo prototipo Consiglio di sezione INFN, 7 marzo 2006

5 5 MAPS CMOS convenzionali Basati sulla presenza di uno strato epitassiale, che si comporta come una buca di potenziale per gli elettroni Gli elettroni diffondono fino a raggiungere la giunzione N-well/P-epitaxial layer In genere l'elettronica di front-end è costituita da tre dispositivi a canale N (non sono ammessi dispositivi PMOS) I MAPS CMOS potrebbero essere assottigliati fino a poche decine di micron senza significativa degradazione delle proprietà di raccolta della carica La complessità e la qualità dei circuiti di front-end possono essere fortemente limitati dalla impossibilità di utilizzare dispositivi a canale P La sensibilità di carica dipende dalla capacità del sensore Consiglio di sezione INFN, 7 marzo 2006

6 6 Processi CMOS a tripla well da 130 nm Nei processi CMOS a tripla well una N-well profonda viene utilizzata, in circuiti a segnali misti, per l'isolamento della sezione analogica dai disturbi provenienti dal substrato (provenienti dalla sezione digitale) Le caratteristiche di queste tecnologie possono essere sfruttate per aumentare la complessità dell'elettronca di front-end al livello della cella elementare

7 7 Consiglio di sezione INFN, 7 marzo 2006 MAPS a Deep N-well (DNW MAPS) Processi VLSI CMOS deep submicron elaborazione del segnale nella cella elementare Una N-well profonda (DNW) funge da elettrodo di raccolta Un canale di lettura classico per rivelatori di tipo capacitivo viene utilizzato per la conversione Q-V il guadagno non dipende dalla capacità dell'elettrodo di raccolta, non vi è necessità di correlated double sampling I dispositivi NMOS sono realizzati nella DNW La polarizzazione dell'elettrodo di raccolta è fornita dall'ingresso del preamplificatore Se la DNW occupa una frazione sufficientemente grande dell'area della cella, dispositivi PMOS possono essere utilizzati per la realizzazione del canale di lettura

8 8 Preamplificatore di carica ad elevata sensibilità Canale di lettura della cella elementare Formatore RC-CR con tempo di picco programmabile (0.5, 1 e 2 s) Discriminatore a soglia ed immagazzinamento del dato binario in un latch Consiglio di sezione INFN, 7 marzo 2006

9 9 Layout della cella elementare (Apsel0) Consiglio di sezione INFN, 7 marzo 2006 NMOS analog section (including input device) + collecting electrode PMOS analog section PMOS digital section NMOS digital section Shaper input MiM cap. Shaper feedback MiM cap. N-WELL DEEP N-WELL ~43 m (830 m 2 collecting electrode area) ~43 m

10 10 Risposta dello shaper ad un segnale di 560 elettroni Sono stati effettuati test con iniezione di carica con laser infrarossi con sorgenti radioattive ( 55 Fe, 90 Sr/ 90 Y) Segnali all'uscita dello shaper e del latch, segnale di reset C D =100 fF VtVt Caratterizzazione del primo prototipo Sensibilità di carica pari a 400 mV/fC, rapporto S/N circa pari a 10 Consiglio di sezione INFN, 7 marzo 2006

11 11 Secondo prototipo con matrice 8x8 (Apsel1) Sottomessa ad agosto 2005, consegnata a gennaio 2006 Include una versione ottimizzata del preamplificatore di carica Matrice 8x8 con pitch di 50 m + 5 strutture di test con diverse aree dell'elettrodo collettore Lettura riga per riga con trigger ottenuto mediante wired OR delle uscite dei latch Single pixel test structures 8 x 8 matrix + dummies Consiglio di sezione INFN, 7 marzo 2006

12 12 I risultati della caratterizzazione sperimentale del secondo prototipo di MAPS ad N-well profonda sono prossimi ai valori attesi In allestimento setup di misura per test con sorgente laser con l'obiettivo di investigare come la carica generata nel substrato diffonda e si distribuisca tra pixel adiacenti ENC nel pixel di riferimento (identico a quelli che compongono la matrice) circa pari a 40 dENC/dC D tra 60 e 70 elettroni/pF (in dipendenza dal tempo di picco) ENC nei pixel con estensione in N-well standard (area dell'elettrodo collettore pari a 2000 m 2 ) pari a circa 50 elettroni rms l'area dell'elettrodo può essere più che raddoppiata senza eccessiva degradazione del rumore Rapporto S/N atteso circa pari a 30 Consiglio di sezione INFN, 7 marzo 2006 Risposta dello shaper ad un segnale di 750 elettroni Risultati sperimentali (preliminari)

13 13 Obiettivi per il 2006 Sottomissione di una matrice di pixel ( 32x32) entro dicembre 2006 Requisiti preliminari: architettura di readout della matrice: matrice con lettura sparsificata pixel hit information: solo per i pixel colpiti la matrice deve fornire l'indirizzo e, possibilmente un time stamp pixel pitch: il passo delle celle elementari deve essere il più piccolo possibile compatibilmente con la lettura binaria del pixel e con i requisiti di risoluzione definiti per il vertex tracker di ILC readout speed: il rivelatore dovrebbe operare con efficienza del 99% nelle condizioni previste per ILC periodo di BCO pari a 330 ns e occupancy di 5 hit/cm 2 /BCO Consiglio di sezione INFN, 7 marzo 2006 Il gruppo di microelettronica della Particle Physics Division di Fermilab ha dimostrato interesse per i risultati ed ha espresso l'intenzione di allocare risorse umane su questa attività (in particolare sul progetto del readout digitale)

14 14 Lettura sparsificata dei dati L'elevata scala di integrazione dei processi CMOS da 130 nm (o 90 nm) può essere sfruttata per inserire nella cella elementare funzioni digitali, che possono essere utilizzate per una lettura sparsificata della matrice Obiettivo: realizzare un sensore monolitico a pixel attivi con caratteristiche molto simili a quelle dei pixel ibridi dal punto di vista della gestione dei dati (e.g. FPIX2, chip di lettura per i pixel di BTeV) La possibilità di effettuare una lettura sparsificata dei dati potrebbe rappresentare un punto di forza nei futuri esperimenti di fisica delle particelle, dove il rivelatore a pixel attivi si troverà a gestire un flusso notevole di informazioni Un'architettura di readout con sparsificazione dei dati rappresenta una caratteristica innovativa, che potrebbe conferire al rivelatore MAPS a deep N-well un vantaggio significativo rispetto ai sensori monolitici CMOS esistenti Consiglio di sezione INFN, 7 marzo 2006

15 15 Attivit à in corso Simulazioni di power cycling riduzione della potenza dissipata ai livelli definiti dalle specifiche di ILC MAPS in STM 90 nm process progetto di MAPS in una tecnologia a più elevata scala di integrazione per aumentare la densità funzionale del dispositivo nuove funzioni nella cella elementare e/o riduzione delle sue dimensioni Simulazioni di dispositivo migliorare la comprensione del comportamento del dispositivo a livello fisico al fine di individuare dei criteri di ottimizzazione dell'elettrodo di raccolta sotto il profilo del layout e della geometria Consiglio di sezione INFN, 7 marzo 2006 Oltre alla caratterizzazione sperimentale del secondo prototipo (Apsel1) sono in corso altre attività di progetto e simulazione il cui scopo specifico è quello di migliorare la compatibilità del MAPS DNW con le specifiche di ILC


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