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Un Architettura Risc - Pipeline Il Processore Deluxe - DLX Un Architettura Risc - Pipeline Il Processore Deluxe - DLX.

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Presentazione sul tema: "Un Architettura Risc - Pipeline Il Processore Deluxe - DLX Un Architettura Risc - Pipeline Il Processore Deluxe - DLX."— Transcript della presentazione:

1 Un Architettura Risc - Pipeline Il Processore Deluxe - DLX Un Architettura Risc - Pipeline Il Processore Deluxe - DLX

2 Processore DeluxeLARCHITETTURA LARCHITETTURA

3 HARVARD architecture Aneasily decodedinstruction set An easily decoded instruction set A simpleload/store instruction set A simple load/store instruction set Register File architecture Register File architecture Design forpipelining efficiency Design for pipelining efficiency Caratteristiche Principali 1990Hennessy e Patterson Larchitettura DLX è una famiglia di processori RISC proposta nel 1990 da Hennessy e Patterson per illustrare le funzonalità di processori commerciali della famiglia Risc: AMD 29K, DEC 3100, IBM 801, Intel i860, MIPS, Motorola 88k, Sun SPARC 1 Microprocessore DLX

4 Memoria Programmi Memoria Dati CPU - DLX Microprocessore DLX C.U. Architettura HARVARD

5 Memoria Programmi Memoria Dati CPU - DLX C.U. E ASILY D ECODED Instruction Set 32bits 32bits C.O.Op.1Op.2 Dest SIMPLE C.U. Address32bits Microprocessore DLX

6 Memoria Programmi Memoria Dati CPU - DLX C.U. LOAD / STORE Instruction Set LOAD STORE 32bits 32bits Address32bits Byte, Half Word, Word Single, Double DATA Type Microprocessore DLX

7 Memoria Programmi Memoria Dati CPU - DLX C.U. LOAD / STORE Instruction Set Address32bits Indirizzabile al Byte in modo allineato Microprocessore DLX Address32bits accessi non allineati a 16 bits accessi allineati a 16 bits Indirizzabile alla word in modo allineato

8 C.U. RegisterFile ALU CPU - DLX 32 Registri da 32bits In una architettura LOAD / STORE le Istruzioni ALU dialogano con la MEM interna CPU a 32bits 32bits Special Registers Contiene lindirizzo in memoria dellistruzione corrente Contiene lindirizzo in memoria dellistruzione chiamante la subroutine Contiene lindirizzo in memoria dellistruzione o del dato da prelevare o da scrivere Contiene il dato prelevato in memoria o il dato da scrivere in memoria PC IAR MAR MDR Architettura a Registro Microprocessore DLX Reg. a 32bits

9 Caratteristiche Tecniche 32 Registri da 4 ByteGeneral Purpose REGISTER (GPR) 32 Registri da 4 Byte General Purpose REGISTER (GPR) 32 Registri Floating Point (FGP) Single Precision da 4 Byte 32 Registri Floating Point (FGP) Single Precision da 4 Byte (16 registri Floating Point Double Precision da 8 Byte) (16 registri Floating Point Double Precision da 8 Byte) Registri Speciali (PC, IAR, MAR, MDR) da 4 Byte Registri Speciali (PC, IAR, MAR, MDR) da 4 Byte IntegerByteHalf WordWord Integer data (Byte, Half Word da 2 Byte, Word da 4 Byte) Floating pointSingleDouble Floating point data (Single e Double precision) LOAD/STORE Architettura LOAD/STORE 32 bits 32 bits di addressing Big Endian Big Endian mode (lindirizzo punta al bit più significativo) ByteHalf WordWord Dati indirizzabili al Byte (Byte, Half Word, Word) in modo allineato fixed 4 Byte allineate a 32 bit Istruzioni fixed da 4 Byte allineate a 32 bit PIPELINE 5 fasi Architettura PIPELINE (istruzioni a 5 fasi operative) HARVARD (memorie differenti per istruzioni e dati) Architettura HARVARD (memorie differenti per istruzioni e dati) 2 CPU a 32bits Microprocessore DLX Aritmetica Mem. Esterna

10 3 Architettura Microprocessore DLX 32 Reg. 32bits 32bits 32bits 32bits 32bits 32bits32bits32bits 32bits

11 3 Architettura C.O.Op.1Op.2 Dest C.O. Op.1 Op.2 Dest ADDR1#5 R3 R1 #5 R3 R1 R3 32bits 32bits 32bits 32bits 32bits 32bits32bits32bits 32bits Microprocessore DLX Regs[R3] <- Regs[R1] + 5


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