G. RizzoSVT –Preventivi 2012, June SVT-Attivita’ 2012 Giuliana Rizzo Universita’ & INFN Pisa Attivita’ per finalizzazione TDR Attivita’ 2012 nelle varie sezioni SVT e richieste finanziarie quasi finali June,

G. RizzoSVT –Preventivi 2012, June Update richieste finanziarie Inserite le richieste SVT nel foglio xls preparato da Forti come presenti nella presentazione fatta a Roma il 16/6/2011 (piccole correzioni rispetto alle slide). Le richieste di sviluppi su prototipi quasi finali o che rientrano nei costi gia’ previsti nel WBS di costruzione del white paper vanno esplicitamente citati cosi’ nel foglio xls. Le richieste di Testbeam non le mettiamo SJ (ci andranno se I referee decidono in questo senso) Importante che I responsabili di Sezione controllino I dati inseriti perche’ saranno questi che vanno nei libroni Per le richieste delle sezioni (non SVT) ogni responsabile locale deve provvedere all’inserimento nel foglio xls (anagrafica compresa).

G. RizzoSVT –Preventivi 2012, June Update richieste finanziarie In questo meeting: –Quadro complessivo delle attivita’ SVT 2012 –Rivediamo per ogni sezioni le attivita’/richieste (come presentate in queste slides) con eventuali update. –Controllate che quello che compare nel foglio xls per la vostra sezione corrisponda!

G. RizzoSVT –Preventivi 2012, June SVT  SVT Baseline for TDR –Striplets in R~1.5 cm –5 layers of silicon strip modules (extended coverage w.r.t BaBar)  Upgrade Layer0 to thin pixel for full luminosity run  more robust against background occupancy  Several pixel options still open & under development  decision on pixel technology in 2013  Hybrid pixels: more mature and rad hard but with higher material budget R&D on FE chip 50x50 um pitch with fast readout ongoing (INFN – SuperB SVT group) Pixel module design with ~ 1% X0 with present technology : evaluate reduction of material in silicon (FE & sensor) & pixel bus –CMOS MAPS: newer technology potentially very thin, readout speed and rad hardness challenging for application in Layer0. R&D on DNW MAPS with sparsified fast readout well advanced (INFN – SuperB SVT group) New submission in July with INMAPS CMOS process with high resistivity substrate & quadruple well  to improve radiation hardness & charge collection efficiency. 40 cm 30 cm 20 cm Layer0 old beam pipe new beam pipe

G. RizzoSVT –Preventivi 2012, June FE chip for strip/striplets Need to develop 2 new chips (L L4-5) since existent chips do not match all the requirements. Analog Front-end: fast channels for L0-L3 PV/BG, slow channels L4-L5 Fiorini MI Readout architecture can be adapted from pixel readout architecture: no evident showstopper up to now (Pisa/Bologna) For TDR full VHDL simulation of the chips can be done (PV/PI/BO) For real chip development/construction need to get new manpower on board

G. RizzoSVT –Preventivi 2012, June Attivita’ 2011 per finalizzazione TDR  stesura finale dec 2011 – feb 2012 Baseline: L0 striplets + strip L1-L5 Sensori: ottimizzazione geometria sensori a strip (TS) Fanout: Design dei fanout (dettagli L0, dimensioni ganging L1-L5), produzione primi prototipi Layer0 (MI, MI-B, TS) FE chips: (PV/MI/PI/BO) –simulazione VHDL architettura readout chip FE per strips –pttimizzazione S/N celle analogiche FE –definizione blocchi periferici FE chip: Power Management (Voltage regulators, DC-DC, LDO…), DACs, Serializer, LVDS Elettronica periferica: (MI) –definizione di tutti gli elementi della catena e produzione primi prototipi (HDI + encoder + serializer, tails, transition card + componenti optical link) DAQ (BO): definizione SVT FEB con componenti comuni ETD Meccanica SVT (PI-UK/QM): –design moduli layer1-5 (PI) –finalizzazione Layer0 striplets e accoppiamento beampipe (produzione primi prototipi) (PI) –SVT installation procedure & quick demounting (PI) –SVT cones and space frame (UK/QM)

G. RizzoSVT –Preventivi 2012, June Pixel options Testbeam Sett 2011 e analisi dati su varie strutture a pixel (PI/TS/BO/PV/TO) MAPS (PV/PI/BO) Test I Sottomissione INMAPS da ~Nov Test strutture 3D run pilota Chartered/Tezzaron Finalizzazione I sottomissione Chartered/Tezzaron Hybrid Pixel (PI/MI/BO) Assemblaggio e test multichip pixel module L0 pixel mechanics (PI) Produzione primi prototipi meccanici L0 pixel module con accoppiamento flange beam pipe Attivita’ 2011 per finalizzazione TDR  stesura finale dec 2011 – feb 2012 Nel TDR riportiamo lo stato degli R&D sulle varie opzioni a pixel Nel 2012 continua R&D sulle opzioni a pixel (vedi programma slides successive) e la decisione sulla tecnologia per pixel upgrade viene presa nel 2013

G. RizzoSVT –Preventivi 2012, June SVT Institutions Groups already working for the SVT: –Bologna: SVT DAQ, MAPS & FE chips (digital architecture). –Milano: fanout/pixel bus & peripheral electronics, SVT performance studies. –Pavia/BG: MAPS & FE chips (analog cells) –Pisa: SVT coordination, MAPS & FE chips (in-pixel logic and digital architecture), module assembly & testing, SVT mechanics and cooling, testbeams. –RomaIII: MAPS –Trieste: Silicon sensors, striplets module, fanout –Torino: testbeams mechanics. « New » groups getting involved: –University of Insubria – Mi-B (fanout external layers) –Trento – pixel sensors, strip sensors –Bari (Hybrid Pixel, other possible items) –Mi - C. Fiorini FE chips (analog cell external layers) –UK: QM (SVT mechanics, sensors? ), RAL (MAPS) –Strasbourg (MAPS)

G. RizzoSVT –Preventivi 2012, June Construction phases (from BaBar experience) Design & prototype: 2012 baseline, –2012 R&D on pixels for L0 upgrade: technology choice in 2013 Procure and Fabricate (+test) ( ) – for pixel upgrade Module Assembly & Det. Assembly (2015) –2016 for pixel upgrade Commissioning 2016 –2017 possible installation of pixel SVT Attivita’ 2012 Dopo il TDR (meta’ 2012) entriamo in fase di costruzione. Per la baseline e’ necessario costruire alcuni prototipi nel 2012 per finalizzare il design dell’intero rivelatore ed entrare in produzione con i vari componenti nel 2013 Per i pixel del Layer0 nel 2012 continua R&D sulle varie opzioni per arrivare alla decisione sulla tecnologia nel 2013

G. RizzoSVT –Preventivi 2012, June SVT Activities & prototypes in 2012 – Baseline SVT Baseline: prototypes to be built in 2012 –Sensors: meccanici per prototipi meccanici (meglio se anticipati al 2011) –FE chips for strip detector: first prototype(s) with analog cell + readout architecture (2x64 ch)+ peripheral blocks –Double layer fanout for striplets (final design), long fanout for arch –Prototipi “quasi finali” della catena elettronica periferica HDI (+ submission of encoder), tails, transition cards + optical link. –DAQ: 2 prototypes SVT FEB –Mechanics: Instrumentazione dei prototipi meccanici L0 (striplets/pixel), realizzati per TDR, per test termostrutturali con raffreddamento nel lab TFD (nuove richieste + integrazione per realizzazione L0 striplets module nuovo design TDR) Prototipo arco e test termostrutturali (integrazione richieste) Design finale dopo caratterizzazione termostrutturale prototipi per produzione componenti dal 2013 Design zona di interazione

G. RizzoSVT –Preventivi 2012, June SVT Activities & Prototypes in 2012 – Pixels Pixel options (prototypes needed for final decision on technology in 2013: MAPS vs HP): –Irradiation of INMAPS structures –Second run with INMAPS process –Thinner version Al Pixel bus –Bump bonding with thinner sensor/FE chips Produce epitaxial/edgless sensor for interconnection with Superpix1 (3D) Gain experience from ALICE upgrade on FE chip thinning with IZM Bump-bonding of Superpix1 (3D) with epitaxial/edgless sensors. –Mechanics: Test continuita’ supporti per pixel con cooling e test termostrutturali. Testbeam in 2012: –Probably the last possibility to have INMAPS structures on beams before the decision about pixel technology in –On test: INMAPS 32x32 and 3x3 matrix pre/post irradiation, Pixel module with 3 Superpix0, II run of Chartered/Tezzaron 3D MAPS? –If testbeam is postponed to beginning of 2013 we might have a strip module with prototype FE chips? –Testbeam requests could be sj on final decision on TB.

G. RizzoSVT –Preventivi 2012, June Attivita’ SVT Trieste Trieste: Sensori, Fanout, Tails Sensori: –finalizzazione del TDR con ottimizzazione dei sensori (fine 2011) –design delle maschere dei sensori da meta’ 2012 (collaborazione con TN, Con QM?). –Collaborazione all’attivita’ sui sensori a pixel (HP option) epitassiali ed edgless. –Richieste per wafer Si da cui ritagliare sensori meccanici per realizzazione prototipi striplets e per modulo ad arco. Coordinamento con MI e Insubria per attivita’/ responsabilita’ su fanout, tails. Splitting possibile Layer0 MI + L1-5 TS/MiB-Insubria. Collaborazione irraggiamenti con neutroni su MAPS Partecipazione testbeam pixel 2012 (telescopio)

G. RizzoSVT –Preventivi 2012, June Attivita’ SVT Trieste Consumi e SW: sj kE - 4 keuro Wafer di silicio 200um per prototipi meccanici moduli Layer0 - 7 keuro Prototipi tails Layer esterni - 3 keuro Attrezzature di test per tails e fanout - 2 keuro s.j. Materiale vario per Beam Test keuro Manutenzione annuale SW progettazione sensori (Mentor Graphics) keuro Manutenzione annuale SW simulazione sensori (Synopsys Advanced TCAD) Trasporti keuro Spedizioni per irraggiamenti a Lubiana Missioni specifiche SVT: MI 2kE - 1 keuro Coordinamento con gruppo di Milano - 1 keuro s.j. Test di sistema Beam Test a Bologna ME 3+6sj - 3 keuro Contatti con almeno due fornitori esterni di sensori (ad es. Micron, CIS) - 6 keuro s.j. per Beam Test Personale: FTE 3.4 Ric Tecn. FTE: 0.8 Livio Lanceri PO, 0.8 Luciano Bosisio PA, 0.8 Lorenzo Vitale RU, 0.4 Erik Vallazza I Tecn., 0.5 Irina Rashevskaya Tecn. stabilizzando INFN, 1.0 Barbara Liberti Ric. INFN (??)

G. RizzoSVT –Preventivi 2012, June Attivita’ SVT Milano Bicocca (Insubria) Insubria-MiB: Fanout Coordinamento con MICe e Trieste per attivita’/ responsabilita’ su fanout. Splitting possibile Layer0 MI + L1-5 MiB-Insubria/TS –Realizzazione prototipi fanout layer esterni Partecipazione testbeam 2012 ? Consumi: 12 kE produzione fanout CERN + controllo e correzione corti TVR Schio 12 kE produzione fanout TVR Schio sj a buona risucita test run kE assemblaggio prototipi elettricamente funzionanti con sensori e ASIC gia’ disponibili (componenti e schede di test) Missioni specifiche SVT: MI 2kE Contatti con TS per definizione fanout ME 2KE Cern per fanout + partecipazione testbeam da definire Personale: Dtz. FTE 1.5 Ric Michela Prest ric x2 dottorandi

G. RizzoSVT –Preventivi 2012, June Pavia/Bergamo: FE chips, Pixels Strip: design dei canali analogici veloci ( ns) per lettura Layers Interesse di C. Fiorini MI per il design canali analogici per layers4-5 (1 us). FE chip strips: sottomissione IBM 130 nm: prototipi multicanale (2x64ch) con le due versioni dell’analogico e architettura di readout per strip (con MI-PI-BO) + test blocchi periferici da inserire nel chip. – 64 channels for each front-end (fast and slow) in a single or two separate test chips are needed to fully understand power distribution problems Attivita’ SVT Pavia/BG Test I sottomissione INMAPS + irraggiamento Co60 (+ neutroni) e test II sottomissione INMAPS Personale: FTE 0.5 Ric Tecn

G. RizzoSVT –Preventivi 2012, June Attivita’ SVT Pavia/BG Missioni interne SVT Contatti sviluppi chip e test Pisa2kE Missioni all’estero SVT Meeting con gruppi di ricerca a RAL e Strasburgo su tecnologia INMAPS (1 mese uomo) 5 kEuro Meeting con IC design group del CERN su tecnologia IBM 130 nm (1 mese uomo) 5 kEuro Partecipazione a test beam (4 settimane uomo)4 kEuro sj ConsumoSviluppo di fast front-end e slow front-end per striplets/strips, 28 mm 2 * 3 kEuro/mm 2 (64 canali per prototipo + blocchi ausiliari, i.e. DC-DC converter, LDO regulator, LVDS transceiver) 84 kEuro Realizzazione di PCB per caratterizzazione di prototipi e test di radiation hardness 4 kEuro

G. RizzoSVT –Preventivi 2012, June Pisa: Pixels, FE chips, Meccanica, Testbeam MAPS: –Test strutture I sottomissione INMAPS prima e dopo irraggiamento (neutroni e Co60). Nuova testboard veloce con traslatori LVDS adatta anche a testbeam 5k carriers 1KE + viaggi irraggiamenti? –Preparazione II sottomissione INMAPS (~25 mm2 – 70 kE + carriers 1kE) Hybrid Pixels: Assottigliamento/bump-bonding –Test di Superpix1 (3D) disponibile nel Carriers 1kE –Bump bonding FE chip Superpix1 (spessore standard e assottigliato ~ 100 um?) con matrice sensori spessore standard (IZM 20 kEx2 run). Test successivi. –Costo IZM run bump-bonding: Single die ROC (10 assembly) 22kE (thinning possible?) ROC on wafer (20 ass.) 13.5 kE (thinning possible) + 1 ROC wafer 6.5 kE=20 kE –Esploarare interconnessione Superpix1 (bump-bonding-VTT) su sensori epitassiali o edgless, in design ora ed adattabili al design di Superpix1, in collaborazione con TN-Bari. Capire dettagli. FE chips for strips/plets –Adattamento dell’architettura dei pixel alle strip e realizzazione della logica di controllo “in strip” per riempimento buffer. Sottomissione prototipo FE chip multicanale IBM 130 nm (finanziamento PV) –Realizzazione testboard e test prototipo (testboard/carriers 3+2kE) capire se di questo item si occupa MI/PV 2012 – Attivita SVT Pisa

G. RizzoSVT –Preventivi 2012, June Attivita SVT Pisa Realizzazione prototipi meccanici per pixel, end flange layer0 pixel, beam pipe lega leggera (finanziati 2011) Assemblaggio modulo a pixel a 3 chips e test funzionali elettrici con supporto con cooling integrato (finanziati 2011) Modulo a striplets meccanico: funzionale al TDR (feb 2012) gia’ finanziato (10 kE nel 2011), chiediamo integrazione +4 kE –Nuovo design: con HDI e supporto in composito con geometria piu’ complesse Meccanica: realizzazioni per TDR (  feb 2012) (+4kE)

G. RizzoSVT –Preventivi 2012, June Attivita SVT Pisa Meccanica: realizzazioni post TDR per entrare fase costruzione –Instrumentazione modulo L0 striplets e pixel per test in lab TFD per verificare solidita’ termostrutturale del design sotto cooling –Test di continuita’ sui supporti con cooling integrato per modulo pixel –Materiale per prototipi (microtubi e interfacce idrauliche) 5kE –Riscaldatori, termocoppie 5kE –Consumabili lab TFD 2.5 kE –Flussimetro ad effetto coriolis per misure portata nel range 30gr/min – 70 gr/min 4.5 kE (flussimetri per portate maggiori e minori gia’ disponibili, ma nuovi microcanali con Dh=200 um non testabili in questo range) TOT richieste TFD tests 17kE Archi layer esterni (costruzione nel 2012 dopo il design TDR) (gia’ finanziati con 12 kE) chiediamo integrazione +4KE dopo rivalutazione jigs necessari/ribs/end piece Metabilismo clean room 6 kE

G. RizzoSVT –Preventivi 2012, June Nel 2012 dopo tests TFD prototipi L0 pixel/striplets e realizzazione prototipo arco con verifica “solidita’” termostrutturale del design TDR, si procedera’ alla rivisitazione design dei moduli e design finali jigs per assemblaggio. Nuovi prototipi dei moduli da realizzare nel 2013 con componenti classe C di dimensioni finali. Consumi: 154+5sj TB –13 elect+25 mecc +70 MAPS + 40 bump-bonding+6 clean room Missioni specifiche SVT: MI 4kE + 4 TB sj –Contatti ing mecc./elettr su FE chips ME 6kE+14 TB sj –Contatti ing mecc. SLAC interaction region/UK/ditte estere Personale: SVT FTE ~4 Ric Tecn – Attivita’ SVT Pisa

G. RizzoSVT –Preventivi 2012, June – Attivita SVT Milano Milano: Elettronica periferica, FE chips per layer esterni 2011 (  perTDR) realizzazione primi prototipi della catena (finanziamenti 2011): –fanout layer0 (ditta non CERN), HDI (Aurel) con encoder + serializzatore LOC1, –tails con cavetti, prototipo transition cards con componenti ottici (ancora da capire distribuzione del power e dettagli sul trigger). Realizzazione interfaccia PCB per test modulo pixel multichip Superpix0(per TDR) Nel 2012 realizzazione prototipi “quasi finali” della catena: –fanout Layer0, tail Layer0, HDI (tutti layers), transition card –II iterazione thin Al pixel bus (thinner Al power planes and fewer layers) Progetto encoder (Silicon on Sapphire) (Liberali/Stabile MI, + interesse di altri membri SuperB). Sottomissione IC. Progetto e realizzazione del prototipo di FE chip per strip layer esterni in collaborazione con PV/PI/BO. Test dei prototipi.

G. RizzoSVT –Preventivi 2012, June – Attivita SVT Milano Consumi kE 5kE FE chips (carriers/testboard/componenti) 25kE HDI : 20 kE II iterazione prototipi “quasi finali” + 3kE componenti + 2kE completamento test setup 36kE progetto encoder (Silicon on Sapphire) (Liberali/Stabile MI, + interesse di altri membri SuperB). Sottomissione IC 16kE fanout Layer0 14kE II iterazione + 2 kE test setup 7 kE tails: II iterazione tails “quasi finali” Layer0 4kE transition card: II iterazione transition card 2kE consumi laboratorio 9kE II iterazione THIN Al pixel bus (thinner Al power planes and fewer layers) 3kE SW Microwave Office per la progettazione di circuiti ad alta frequenza Inventariabile 21 kE PG3A Missioni specifiche SVT: MI 9 kE –3 kE sviluppo chip FE con PV/PI/BO –6kE = 1kE HDI, BO data link, PV power distribution, 2 – TS esternal layers, 2 –NA misure su link. ME 17 kE –4kE CERN bus dev & link. –13kE Dallas – serializer/driver/receiver + test Personale: FTE 2 Ric Tecn.

G. RizzoSVT –Preventivi 2012, June Attivita’ SVT Bologna Bologna: DAQ, FE chips, Pixels DAQ boards (FEB) for SuperB (DAQ Maintainance for beam tests) FE chips per strips: sviluppo architettura readout e sottomissione prototipo chip FE multicanale. MAPS: II sottomissione INMAPS Partecipazione testbeam pixel 2012 Consumi kE Prototipo scala reale FEB board –Diversi elementi ancora da definire a livello di esperimento (VME, L1, FTCS, ECS, link ottici) Costo stimato 2 prototipi (12+2 links): 14 ke Metabolismo per laboratorio: 2 ke Licenze sw per microelettronica: 2.5 ke licenze floating Europractice per CAD Cadence, Synopsys e Mentor Graphics Inventario 3 kE PC categoria server per DAQ Trasporti per testbeam Missioni specifiche SVT: MI 2kE –Contatti Pisa per test prototipi chip pixel/strip ME 8kE sj testbeam Personale: SVT FTE 2 Ric Tecn. FTCS, ECS protocols unknown. To be decided experiment-wide Large FPGA for data shipping and monitoring VME FPGA or uCPU might be included in the large FPGA. DAQ link 2.5 Gbit/s L1/Spare DAQ link 4x1 Gbit/s FE links Small FPGA Memory Large FPGA Gb ethernet VME FPGA Or uCPU VME? FTCS interface ECS interface Clear roles of these boards: Provide an interface for chip programming Data reading (push/pull modes) Handling of trigger information Chip synchronization SVT-wide Known pieces to implement: Clock reception and distribution (details?) 12x1 Gbit/s and 2x2.5 Gbit/s optical links onboard Storage memory (>128 Mbytes) for event handling

G. RizzoSVT –Preventivi 2012, June Attivita’ SVT Bari Bari: Hybrid Pixel Collaborazione attivita’ design/assottigliamento sensori a pixel epitassiali ed edgless. Sinergia con attivita’ upgrade di Alice. Possibile run a FBK in collaborazione Alice/SuperB (BA-TN-TS) –Per primavera 2012 (per ALICE) interconnessione bump-bonding (IZM) con chip FE (ALICE) assottigliati a ~ um e sensori assottigliati a 100 um Possibile interesse ad allargare le attivita’ anche su –Costruzione moduli a strip SVT –Elettronica periferica Positivo il riscontro in Sezione a Bari (meeting 21/6). Definire I dettagli Personale: ~ 2 FTE Consumi: ~5 kE Testboard/componenti per test funzionali chip assottigliati Missioni specifiche SVT: MI ~3kE contatti con collaboratori TS/TN sensori, PI mecc, Mi ele Altre missioni per partecipare ai meeting di collaborazione come da metabolismo.

G. RizzoSVT –Preventivi 2012, June Attivita’ SVT Trento Trento: Sensori pixel, strip Collaborazione all’attivita’ sui sensori a pixel (HP option) epitassiali ed edgless. Design di sensori con geometria adatta all’inteconnessione con chip Superpix1 32x128. design delle maschere dei sensori a strip per produzione da meta’ 2012 (collaborazione con TS, Con QM?). Personale: ~ 2 FTE Consumi: ~2 kE Laboratorio Inventariabile: ~4 kE Workstation per simulazioni Missioni specifiche SVT: MI ~1kE contatti con collaboratori ME 2kE contatti IZM

G. RizzoSVT –Preventivi 2012, June Attivita’ SVT Torino Torino: Partecipazione Testbeam Responsabile tavolo movimentato per test su fascio Consumi: 1 kE Aggiustamenti tavolo Trasporti: 1.5 kE trasporto tavolo Missioni specifiche SVT: MI 2kE 2 viaggi a bologna Bologna per setup testbeam ME 4kE CERN per testbeam

G. RizzoSVT –Preventivi 2012, June Attivita’ SVT RomaIII RomaIII: MAPS Da definire attivita’ specifiche

G. RizzoSVT –Preventivi 2012, June SVT richieste preliminari (need to be updated) IC submissions: 190 kE 84 kE FE chip strips (PV) 70 kE MAPS INMAPS (PI) 36 kE Encoder SoS (MI) MI- SVT(kE) ME-SVT(kE)Consumi (kE)INV (kE) SistemaSedeFTERich AssAsss.j.Rich AssAsss.j.Rich AssAsss.j.Rich As s s.j. SVT BO Milano Milano B - DTZ Pavia Pisa RomaIII-DTZ0.2 Trieste Trento Bari TOT FTE w.r.t 2011

G. RizzoSVT –Preventivi 2012, June backup

G. RizzoSVT –Preventivi 2012, June Consumi Trasporti Missioni specifiche SVT: MI ME Personale: FTE Ric Tec.

G. RizzoSVT –Preventivi 2012, June Work to be done for TDR (I) Sensors: striplets & optimization of detectors models for L1-5: Trieste, Silicon Sensors Suppliers investigated Optimization of geometrical size L1-L5 will start after better definition of geometrical/mechanical module design. (Oct 2011) Trento, Iterest from UK – QM. Institute already involved Potential new collaborators for construction Readout chip (striplets/strip) - critical  Definition of the requirements for readout chips for strips:  Need to develop 2 new chips (L L4-5) since existent chips do not match all the requirements  Analog Front-end: fast channels for L0-L3 PV/BG, slow channels L4-L5 Fiorini MI  First estimate of noise vs shaping time done: some optimization still needed  Readout architecture can be adapted from pixel readout architecture: no evident showstopper up to now (Pisa/Bologna)  For TDR full VHDL simulation of the chips can be done (PV/PI/BO) starting this autumn  spring  For real chip development/construction need to get new manpower on board

G. RizzoSVT –Preventivi 2012, June PV/BG L0-L3 MI L4-L5 Pisa Bologna New manpower joining Serializer, LVDS Power Management (Voltage regulator, DC-DC ? ) DACs

G. RizzoSVT –Preventivi 2012, June Work to be done for TDR (II) On detector electronics: Fanout/HDI/transition cards+links (Milano) –Activity proceed and TDR design can be completed by spring 2012 with the right manpower available (1 FTE avail. 1 eng left need a replacement) (M. Citterio) University of Insubria (MI-B) join in 2012 on Fanout L1-L5 Explore interest from other non IT institutes. DAQ: development of the SVT FEB (Bologna) –Some of the work can be done only after a clear definition of some common SuperB components (FCTS, ECS, links). –TDR design can be completed in spring 2012 (M. Villa) –More manpower will help! (FE chips development also in Bologna) Mechanics : F. Bosi –Design layer1-5 modules need to start –Finalize design Layer0 striplets –SVT installation procedure & quick demounting –SVT cones and space frame (UK) –New manpower from UK (QM) on the design of the SVT mechanics (support cones and space frames). –More manpower is needed in Pisa (+1 eng with position available)

G. RizzoSVT –Preventivi 2012, June Pixel for Layer0 Several options still open & under development  decision on technology in 2013 Hybrid pixels: more mature and rad hard but with higher material budget –R&D on FE chip 50x50 um pitch with fast readout ongoing (INFN – SuperB SVT group) –Pixel module design with ~ 1% X0 with present technology –Evaluate reduction of material in silicon & pixel bus: ALICE ITS upgrade ( Bari interest ) CMOS MAPS: newer technology potentially very thin, readout speed and rad hardness challenging for application in Layer0. –R&D on DNW MAPS with sparsified fast readout well advanced (INFN – SuperB SVT group) –New submission in July with INMAPS CMOS process with high resistivity substrate & quadruple well  to improve radiation hardness & charge collection efficiency. Other groups interested in MAPS option for Layer0: RAL + Strasbourg Clearer definition of requirements for Layer0 pixels: Physics: Resolution of um in both coordinates Total material budget <= 1% X 0 Radius ~ cm Background (x5 safety included) Rate ~ MHz/cm2 depends on radius and sensor thickness –Timestamp of 1 us  5-10 Gbit/s link TID ~ 15Mrad/yr Eq. neutron fluence: n/cm 2 /yr –Standard CMOS MAPS marginal