SVT – Integrazione richieste finanziarie per il 2011 Marzo 10, 2011 Giuliana Rizzo Universita’ & INFN Pisa G. Rizzo SuperB –SVT Integrazione Richieste 2011 – 10/3/2011

SuperB –SVT Integrazione Richieste 2011 – 10/3/2011 40 cm 30 cm 20 cm Layer0 old beam pipe new beam pipe SVT SVT Baseline for TDR Striplets in Layer0 @ R~1.5 cm 5 layers of silicon strip modules (extended coverage w.r.t BaBar) Upgrade Layer0 to thin pixel for full luminosity run more robust against background occupancy Main progress on TDR preparation and on pixel R&D (MAPS, Hybrid pixel, thin pixels with vertical integration) reported during the SuperB Workshop at Caltech in Dec. 2010: http://agenda.infn.it/getFile.py/access?contribId=31&sessionId=45&resId=0&materialId=slides&confId=2902 A few significant results on the development of the FE chip for hybrid pixel for Layer0 are reported in next slides. G. Rizzo SuperB –SVT Integrazione Richieste 2011 – 10/3/2011

Test of Superpix0: Hybrid Pixels FE main features ST-130 nm 4k pixels (32x128), 50x50 mm2 readout architecture: developed for MAPS chip optimized with target hit rate (100 MHz/cm2) on a full-size chip (~1.3 cm2) VHDL simulation: r.o. efficiency > 98% @ 60 MHz r.o. clock Time granularity of space time coordinates: 0.2-5.0 ms (BC clock) Pixel Sensor Matrix N-on-N with P-spray isolation on N side and P implant on the back side wafer thickness: 200 mm (FZ, Hi-W Si) Fabricated by FBK-IRST G. Rizzo SuperB –SVT Integrazione Richieste 2011 – 10/3/2011

SuperPix0 Bump-bonding performed by Fraunhofer IZM (electroplating SnAg solder bump) So far 2 det’s mounted on the carrier Sensor matrix (FBK-IRST) bump-bonded to the FE chip FE4D chip G. Rizzo SuperB –SVT Integrazione Richieste 2011 – 10/3/2011

SuperB –SVT Integrazione Richieste 2011 – 10/3/2011 Results on Superpix0 Gain(by Cinj scans): 38.0 mVfC with sensor (6 % dispersion), 40.9 mV/fC w/o sensor (5 %) Noise (ENC= RMSnoise/Gain): 66 e- w/o sensor , 81 e- with sensor  S/N = 200! Threshold dispersion (RMSbaseline/Gain): 478 e- w/o sensor - 482 e- with sensor Pixel threshold tuning circuit implemented in the next design 5 defects on 2 chips 6 x 10-4 CHIP19 CHIP12: all ch. working G. Rizzo SuperB –SVT Integrazione Richieste 2011 – 10/3/2011

SuperB –SVT Integrazione Richieste 2011 – 10/3/2011 Presentata a Luglio 2010 Piano di lavoro: YR1 TDR preparation (2010-2011) YR2-5 Construction phases: YR2 Design & prototype (da meta’ 2011) YR3-4 Procure and Fabricate (+test) YR5 Module Assembly & Detector Assembly YR6 Commissioning Attivita’ HW SVT 20102011 2010 2011 Caratterizzazione in lab chip+sensore pixel ibridi Assemblaggio e test prototipo modulo pixel multichip con chip+sensore+bus+supporto/cooling Studi sui links (Coll. con NA) Realizzazione prototipi meccanici: supporti Layer0 a pixel + Beam Pipe + end flanges Continua R&D su thin pixel 3D (VIPIX) Realizzazione prototipo modulo a striplets con appoggio su flange fredde accoppiate alla beam pipe Realizzazione prototipo meccanico archi layer esterni Prototipizzazione componenti detector electronics & DAQ Sviluppo canale analogico per chip di lettura striplets & strip. Prototipo struttura supporto CF layer esterni Testbeam CERN Sett 2011: pixel ibridi & MAPS 3D pixel module (?), striplets module G. Rizzo SuperB –SVT Integrazione Richieste 2011 – 10/3/2011

Integrazione richieste per il 2011 A Settembre 2010 sono state assegnate solo: richieste legate al completamento del modulo multichip a pixel richieste di consumi legate al testbeam ed una parte delle missioni di testbeam  serve un’integrazione missioni per testbeam. A seguito dell’approvazione del progetto reiteriamo sulle altre richieste specifiche: Costruzione prototipi per il TDR (baseline L0 striplets+archi layer esterni) Prototipizzazioni necessarie per entrare successivamente in fase di design finale e costruzione. Missioni specifiche per attivita’ SVT. Continuazione R&D sui pixel per upgrade del Layer0. G. Rizzo SuperB –SVT Integrazione Richieste 2011 – 10/3/2011

SuperB –SVT Integrazione Richieste 2011 – 10/3/2011 L0 Pixel Module Prototype Pixel Module: 3 chips bump bonded on 1 sensor matrix + support with microchannel cooling + Al pixel bus + testbaord: Bump-bonding e produzione Al bus in corso Assemblaggio/bonding a Pisa Test in collaborazione PI-MI-BO-RMIII G. Rizzo SuperB –SVT Integrazione Richieste 2011 – 10/3/2011

Realizzazione Prototipi (2010+2011) Layer0 + Beam Pipe Supporto microcanale con rastremazione Z-piece con prototipizzazione rapida Supporto Modulo microcanali + z piece per test termoidaulico Beam pipe con cooling lega leggera End flanges 1 2 4 3 5 G. Rizzo SuperB –SVT Integrazione Richieste 2011 – 10/3/2011

Layer 0 striplets design CDR design is being revised for TDR! (Lab.) Geometrical acceptance: 300 mrad both in FW and BW Distance from the i.p. : R=15 mm U V 12.9 mm 97.0 mm Choosing an Octagonal shape: - Module active area = 12.9 x 97.0 mm2 (includes 4% area overlap for alignment) - double sided Si detector, 200 mm thick with striplets (45o w.r.t det. edges) readout pitch 50 mm - multi-layer fanout circuits (similar to SVT modules, z side) are glued on each sensor, connecting Si strips to Front End Electronics (fanout extends twice wider than the detector, to allow a minimum of 50 mm between metal traces ~ 700 strip/readout side!). In a module needed ~2 fanouts/side ! A new readout chip is needed to cope with the high background rate (up to 200 MHz/cm2) Readout Right Readout Left z HDI Si detector 1st fanout, 2nd fanout r= 15 mm G. Rizzo SuperB –SVT Integrazione Richieste 2011 – 10/3/2011 Conceptual design module “flat”

Realizzazione Prototipo meccanico modulo Striplets Need to revisit CDR design with new radius (sensor dimension, # of chips for readout…). Quite complicate design and assembly Mechanical striplets module with final shape (bent) will be assembled in Pisa (10kE) jigs incollaggi Sensore, fanout, ibrido meccanico (3kE), supporto in composito (2kE) Jigs piegatura modulo (2kE) Flange raffreddate per Layer0 a striplets (3kE) G. Rizzo SuperB –SVT Integrazione Richieste 2011 – 10/3/2011

Prototipo di archi per Layer esterni Ingegnerizzazione e design Jigs per realizzazione archi con nuovo design SuperB Realizzazione prototipo Costi: 10KE materiali per realizzazione maschere, jigs, ribs (PI) Fanout 6kE (TS) Attrezzatura per assemblaggio di precisione moduli a Pisa 8kE INV sistema per microdispensing di colla Microdrop Technologies 2kE integrazione SW per gestione grafica Gantry. I prototipi meccanici dei layer esterni sono importanti per entrare dopo il TDR in fase di costruzione. Reiteriamo la richiesta per il 2011 G. Rizzo SuperB –SVT Integrazione Richieste 2011 – 10/3/2011

SuperB –SVT Integrazione Richieste 2011 – 10/3/2011 Attivita’ a Pisa 2011 Pixel per Layer0 SuperB sottomissioni chip MAPS e FE pixel ibridi per Layer0 (3D, INMAPS) Assemblaggio e collaborazione al test del modulo multichip pixel Definizione delle specifiche sui pixel per TDR Testbeam Collaborazione alla definizione delle specifiche per baseline del TDR Revisione design del Layer0 a striplets Design Layer1-Layer5, struttura meccanica Costruzione meccaniche prototipi (striplets, moduli layer esterni, beam pipe lega leggera). Reiteriamo su quanto non assegnato a Settembre Chiediamo un contributo di 25 kE per una integrazione costi della sottomissione di pixel in tecnologia 3D (VIPIX-finanziata da CSNV) per sfruttare la sinergia SuperB-VIPIX (next slide) G. Rizzo SuperB –SVT Integrazione Richieste 2011 – 10/3/2011

Contributo per sottomissione di pixel 3D per SuperB (I) Sensor Digital tier Analog tier Wafer bonding & electrical interconn. In VIPX (CSNV) stiamo sviluppando pixel con tecnologie di integrazione verticale (processo 130 nm Chartered/Tezzaron) MAPS su due layers CMOS (varie architetture) Chip Front-end per pixel ad alta resistivita’ (su due layers CMOS) Primi prototipi MAPS 3D sottomessi estate 2009, grandi ritardi di produzione  wafer con layer analog. in test solo ora ma con primi risultati promettenti (prossime slides)  Wafer 3D disponibili ad Aprile La CSNV ha finanziato per VIPIX una seconda sottomissione 3D (125 kE), prevista inizialmente nel 2010: 80-100 mm2 per strutture con architetture specifiche per pixel Layer0 SuperB Chip MAPS + FE chip pixel ibridi + test structures 45-25 mm2 chips MAPS con architetture diverse I grandi ritardi nella realizzazione dei primi prototipi hanno fatto slittare la II sottomissione 3D a meta’ 2011 e nel frattempo  G. Rizzo SuperB –SVT Integrazione Richieste 2011 – 10/3/2011

Contributo per sottomissione di pixel 3D per SuperB (II) I grandi ritardi nella realizzazione dei primi prototipi hanno fatto slittare la II sottomissione 3D a meta’ 2011  nel frattempo: Si e’ chiarito che le strutture specifiche per SuperB devono avere un’area ~ 100 mm2 per rappresentare uno step significativo nell’avanzamento dell’R&D per il Layer0 (fondamentale soprattutto dopo l’approvazione del progetto SuperB) Il chip FE per pixel ibridi e’ la versione 3D (con architettura migliorata data push+triggered) del chip “Superpix0” , realizzato con processo ST 130 nm nel 2009, ed ora in uso per la costruzione del prototipo di modulo a pixel  Abbiamo vincoli sulle dimensioni del nuovo chip FE in 3D per poter riutilizzare matrice di sensori a pixel e Al bus (gia’ prodotti). La realizzazione del chip MAPS grande (~ 60 mm2) e’ uno step fondamentale per dimostrare la scalabilita’ dei nostri MAPS su aree significative. Per la maggior enfasi su SuperB le altre strutture VIPIX vengono ridotte ad un’area di ~ 25 mm2. l’accesso al processo e’ passato sotto la gestione di MOSIS/CMP con un aumento dei costi del 20% (1kE/mm2  1.2 kE/mm2). Per poter mantenere nella sottomissione VIPIX i due chip grandi specifici per SuperB sono necessari 150 kE e richiediamo che SuperB integri con 25 kE il finanziamento originale di VIPIX. G. Rizzo SuperB –SVT Integrazione Richieste 2011 – 10/3/2011

Primissimi risultati sulle MAPS Chartered/ Tezzaron Preliminary Primissimi risultati sulle MAPS Chartered/ Tezzaron Sensor + analog tier Digital tier Appena iniziata la caratterizzazione dei wafer 2D con MAPS che verrano poi usate per integrazione verticale 3D (solo layer con sensore + analogico in test) Preliminary Noise ~ 4mV  ENC ~ 50 e- Primi spettri di calibrazione con Fe55 Gain ~ 500 mV/fC dal picco a 5.9 keV Picco a 6.4 keV distinguibile! E’ in corso la caratterizzazione con elettroni da Sr90 G. Rizzo SuperB –SVT Integrazione Richieste 2011 – 10/3/2011

Attivita’ FE chip SVT - Pavia Dagli studi degli ultimi mesi del 2010 e’ chiara la necessita’ di avviare lo sviluppo di 2 nuovi chip, probabilmente in tecnologia CMOS 130 nm, per soddisfare le richieste molto diverse di striplets/strip dei layer interni (L0-L1-L2) e moduli lunghi layer esterni. High occupancy in L0-L1-L2 requires shaping time of 25-50 ns to reduce the inefficiency due to the analog dead time. For long modules (L4-L5) 0.5-1 us shaping time is needed to reduce the thermal noise contribution from the strip distributed resistance E’ auspicabile che si instauri una collaborazione con FNAL, in cui le responsabilità potrebbero dividersi così: Pavia – sezione analogica, FNAL – architettura triggerata di readout E’ in programma la sottomissione alla fine del 2011 di un chip prototipo (multicanale), in cui verranno collaudate le diverse soluzioni progettuali per la sezione analogica per la lettura di striplets/stripL1-L3 e strip lunghe. Richiesta iniziale 20kE (non assegnata)  integrazione rich. 40 kE. IBM 130 nm: 3 k$/mm2  40 kEuro  15 mm2 Continua R&D sui pixel a integrazione 3D per upgrade Layer 0 (MAPS, pixel alta resistività) e su INMAPS G. Rizzo SuperB –SVT Integrazione Richieste 2011 – 10/3/2011

Prototipizzazione on/off detector electronics (Milano) CONSUMO kE Prototipo HDI( layer 0) 10 Prototipo HDI (layer esterni) Test set-up HDI 3 Tail (comune a piu' layers) 5 Test set-up Tail 2 FGA based set-up (Tx & RX) Custom design 8 IP blocks Fanout (layer0) Test set-up Fanout Optical Package Cavi vari SMA per link test 1 Micro power cables + connettori power 4 Componenti Vari Software per DSA 8200 (80SICMX) 18 Total 78 Inventariabile kE Pattern generator (PG3A) 21 Sonda Tektronix trimodale 6 Total 27 HDI 23kE Tail 7 kE Testboad for Module 11kE Assegnati Reiteriamo le richieste ad integrazione di quanto gia’ assegnato Fanout 8kE Comp. Transition Card & cables 11 kE SW Signal Integrity 18 kE G. Rizzo SuperB –SVT Integrazione Richieste 2011 – 10/3/2011

Prototipi DAQ board per SVT - Bologna Clear roles of these boards: Provide an interface for chip programming Data reading (push/pull modes) Handling of trigger information Chip synchronization SVT-wide Known pieces to implement: Clock reception and distribution (details?) 12x1 Gbit/s and 2x2.5 Gbit/s optical links onboard Storage memory (>128 Mbytes) for event handling Testabile in estate/autunno: FEB (EDRO) + mezzanina con link ottici (sviluppata per FTK/Atlas) Hardware: EDRO2 + nuove mezzanine (+demo boards xilinx) Assegnati 3 kE integrazione rich.+2 kE Prototipo scala reale FEB board rimandato al 2012 in attesa di definizioni chiare di diverse opzioni aperte: Da capire cosa deve ancora essere definito a livello di esperimento (L1, FTCS, ECS) Soluzioni condivise per i link ottici vs DAQ? “Planning in the large”: adattabilità a diverse esigenze di F.E. (FSSR2/3, InMAPS, FE4D…) Costo stimato 2 prototipi (12+2 links): 13 kE rimandato al 2012 G. Rizzo SuperB –SVT Integrazione Richieste 2011 – 10/3/2011

Attivita’ SVT a Roma III 2011 Attivita’ a Trieste 2011 Partecipazione design modulo striplets: - Design, procurement, test sensori - Test ibridi (con FSSR2) - Design e test fanout sottili Al su polyimide Progetto dei layer esterni (sensori, fanout) per il TDR: Design geometria escelta tecnologia per sensori, fanout Contributo alla valutazione chip di front-end Partecipazione al beam test 2011: Responsabilità del telescopio di fascio e striplets Richieste ad integrazione di quanto gia’ assegnato con +5kE per riparazione probe station LAB. Attivita’ SVT a Torino 2011 Design dei moduli dei layer ext con la nuova geometria e meccanica di supporto di SVT. Lavorazioni meccaniche per testbeam 5 kE (assegnati) Attivita’ SVT a Roma III 2011 R&D sui pixel per upgrade Layer0 (ass.3 kE) G. Rizzo SuperB –SVT Integrazione Richieste 2011 – 10/3/2011

SuperB –SVT Integrazione Richieste 2011 – 10/3/2011 Testbeam CERN 2011 Preparazione - Test di sistema (a Bologna) 10 kE (ass. 8kE) ManPower@CERN nella slide successiva (stimato alla luce dei 2 test-beam passati) Assegnati ME 18 kE: integrazione richiesta ME 18kE + 4 kE trasporti G. Rizzo SuperB –SVT Integrazione Richieste 2011 – 10/3/2011

Update testbeam requests BO: asked 8kE M.E.: /0 M.I.: / 0 Cons. Ass. 4kE ME : rich. aggiuntive: +4kE ME + Cons. 2.5 kE (trasp CERN) Necessita’ Tot ME : 10 ggx6p ~ 2 m.u. M.V.: daq master, F.M.G.: masks/DAQ configs/calibrator, 2 -3 DAQ shifter Tecnico x inst./de-inst. + supporto PI: asked 14kE M.E./ 5kE MI /5kE Cons. Ass. 7kE ME/5kE MI/5kE Cons: rich. aggiuntive: +5kE ME Tot : 10 gg x 8.5 ~ 3 mu. S.B.: run-co/glimos/monitoring/ps, G.R.: MAPS/hybrid , E.P.: analog maps/beam steering A.L.+ B.H.(5 gg): analisi dati F.M.: ele. x all, Tecnico x inst./de-inst. (5gg) In particolare per le AM: 10 ggx 2.5 p (M.P. : firmware, inst/de-inst, Magalotti, P.G.: (5gg) PV/BG: asked 4kE ME ass. 2kE ME rich. aggiuntive: +1kE ME Tot needed ~0.5 M.U.: Shifts / MAPS 2 pers 1 week TO: asked 4kE M.E./ 1kE M.I./ 5 kE Cons./ 1.5kE Trasp Ass. 0kE ME/1kE MI/5kE Cons/0 trasp: rich. Agg.: +4kE ME+1.5kE trasp M.E.: 1 M.U. (D.Gamba,G. Alampi,G. Cotto,studente,P.Mereu-poco) TS: asked 6kE M.E.: / 2kE M.I.: / 0 Cons.: Ass. 3kE ME/2kE MI: rich. aggiuntive: +3kE ME Tot : 10 gg x 4 ~ 1.5 mu. (2 telescopio + 1 striplets + 1 tecn.) MI: asked 2kE M.E.: / 0kE M.I.: / 0 Cons.: (pixel module test) Ass. 1kE ME rich. aggiuntive: +1kE ME G. Rizzo SuperB –SVT Integrazione Richieste 2011 – 10/3/2011

Sommario integrazione richieste SVT 2011 PISA - Realizzazione prototipi meccanici: modulo a striplets con appoggio su flange fredde accoppiate alla beam pipe (PI)- 10kE cons. maschere incollaggi L0 (2kE)+Beam pipe lega leggera (6kE) (PI) 8kE cons archi layer esterni (PI) 12 kE cons + 8 kE inv. Metabolismo Clean room + 6kE Nuovo item : + 25 kE Pisa per contributo sottomissione pixel in 3D Pavia/BG: sviluppo chip per lettura striplets & strip (prototipo canali analogici) (PV) 40 kE Milano: prototipizzazione componenti on/off – detector electronics 49 kE cons. +18kE SW + 27 INV Bologna: sviluppo DAQ Boards ass 3 kE + 2kE per sviluppi,ma rimandiamo al 2012 la produzione prototipi. Trieste: Fanout (6+3) & tails (5) layer esterni ass 2kE + 12kE Nuovo item +5kE TS riparazione probe station Testbeam nel 2011: Rich MI (10kE) preparazione a BO ass. 8kE ok. Rich ME (41.5kE) CERN ass. 18kE +18kE (5 PI, 4 BO, 3 TS,1 PV,1MI,4 TO) Trasporto tavolo 1.5 kE TO + 2.5 kE trasporto setup Bologna Cons (5 kE PI+5kE TO) gia’ assegnati G. Rizzo SuperB –SVT Integrazione Richieste 2011 – 10/3/2011

Missioni SVT –2011 rich. ass. integrazione ME: Testbeam 41.5 kE + 19.5 kE Milano – 5 kE ass. 1kE +4kE Contatti Dallas (LOC-Serial.) 3 kE TB CERN 2kE (0.5 mu) ass 1kE Pisa – 23 kE ass 7kE +10 kE Contatti Ingegneri –SLAC design beam –pipe/SVT: 5 kE Contatti ditte esterne: 4 kE TB CERN 14 kE (3.5 mu) ass 7kE Pavia/Bergamo – 9 kE ass 2 kE +6 kE Contatti ingegneri FNAL per sviluppi chips 5 kE TB CERN 4kE (1mu) ass 2 kE Torino – 8 kE ass 0 +5.5 kE TB CERN (1 mu) 4kE + 1.5 kE trasporti Contatti ing SLAC 2.5 Trieste – 6 kE TB (1.5mu) ass 3 +3 kE Roma III DTZ – 2 kE TB (0.5 mu) ass 1 ok Bologna DTZ – 8 kE TB (2 mu) ass 4 +6.5kE MI: Testbeam setup 10kE+12kE Milano – 4 kE ass 1kE +3kE Contatti ingegneri elettronici con altre sedi, SVT+ Na (test setup high speed clock) 3 kE ass 1kE Testbeam setup a Bologna 1 kE Pisa – 7 kE ass 5 +2kE Contatti ingegneri meccanici e ditte 2kE Testbeam setup a Bologna 5 kE assegnati Pavia/Bergamo – 3 kE ass 0 +3kE Contatti sviluppo modulo a pixel Torino – 3 kE ass 1 +1kE Contatti ingegneri mecc e esperti macchina 2 kE Preparazione testbeam a BO 1kE ass 1 Trieste – 2 kE TB setup a Bologna ass 2 Roma III DTZ – 1 kE TB setup a Bo ass 0 Bologna DTZ – 2 kE ass 0 +2kE Contatti sviluppo pixel module ass 0 G. Rizzo SuperB –SVT Integrazione Richieste 2011 – 10/3/2011

SVT - Integrazione Richieste 2011   MI(Keuro) ME-Meeting(KEURO) Consumi (Keuro) INV (Keuro) Sistema Sede FTE Rich Ass integrazione SVT BO-DTZ 1.2 2 8.0 4 6.5 13.0 3 Milano 2.2 1 5.0 78.0 11 67 32 27 Pavia 4.3 9.0 6 20.0 40 Pisa 8.6 7 5 23.0 10 51.0 15 61 8 RomaIII-DTZ 0.2 2.0 4.0 Torino 0.8 5.5 18.0 Trieste 3.1 6.0 14.0 17 TOT 20.4 22.0 9 61.0 18 35 198.0 39 187 40.0  0 Integrazione METestbeam: 22kE Tot consumi +28kE rispetto rich. +25kE(PI) contributo sottomissione pixel 3D +20kE(PV) protoipi canali analogici FE per striplets/strip +5kE (TS) ripar. probe station -13kE (TO) struttura mecc -8 kE (BO) prototipi DAQ -1kE (RMIII) testmodule G. Rizzo SuperB –SVT Integrazione Richieste 2011 – 10/3/2011

SuperB –SVT Integrazione Richieste 2011 – 10/3/2011 backup G. Rizzo SuperB –SVT Integrazione Richieste 2011 – 10/3/2011