Attività di R&D su rivelatori a Pixel A. Gaudiello, C. Gemme, P. Morettini Attività di R&D su rivelatori a Pixel

High Luminosity LHC CERN Council ha formalmente approvato HL-LHC tre settimane fa! HL-LHC comincerà la presa dati nel 2025/26, con una luminosità livellata di 5-7 x 1034 cm-2 s-1, per collezionare 3000 fb-1 in 8/10 anni. Questo quarto run di LHC sarà preceduto da uno shutdown di 2/3 anni (LS3). PM - CdS Genova 6/7/2015

Rimpiazzamento rivelatori fase 2 Sia ATLAS che CMS avranno bisogno, per l’upgrade di fase 2 di LHC, di nuovi tracciatori. I tracciatori attuali saranno resi inefficienti dall’elevate dose raccolta nei primi tre run di LHC. Gli attuali rivelatori hanno limiti strutturali nel sistema di acquisizione che li rendono inservibili a HL-LHC. La luminosità di HL-LHC (con in media 200 collisioni pp per bunch-crossing – oggi ~20-40) richiede risoluzioni più elevate per separare tracce e vertici.

ATLAS ITK Layouts Layout in discussione: Pixel e Strip. Superficie dei Pixel ~ 10 volte maggiore dell’attuale rivelatore. Strip layout and Pixel end-cap all the same. Changes only in the Pixel barrel.

Challenges: radiation hardness I layer più interni (4/5 cm) sono soggetti a flussi di particelle molto intensi: Fluence: 1016 1 MeV neq Ionizing dose: 1 Grad

Challenges: readout rate A HL-LHC avremo fino a 200 collisioni pp per ogni bunch crossing. Si pensa ad una lettura completa dei rivelatori a pixel con un trigger rate di 1 MHz (L1 track trigger). Servono quindi bande passanti per chip molto elevate, soprattutto nei layer interni. R Hit rate Raw data rate BW per FE chip Layer 1 4 cm 2 Ghit/(s*cm2) 2.7 Gb/s 5 Gb/s Layer 2 8 cm 820 Mhit/(s*cm2) 1.1 Gb/s 2 Gb/s Layer 3 14 cm 400 Mhit/(s*cm2) 520 Mb/s 1 Gb/s Layer 4 20 cm 250 Mhit/(s*cm2) 350 Mb/s 640 Mb/s Layer 5 30 cm 150 Mhit/(s*cm2) 200 Mb/s 480 Mb/s

Challenges: more for less Un tracking efficiente in una situazione di altissimo pile-up richiede rivelatori di risoluzione molto spinta ed estremamente leggeri. D’altro canto il costo è un fattore essenziale, quindi si devono aumentare le prestazioni e ridurre I costi. Vale non solo per gli elementi sensibili, ma anche per supporti ed elettronica esterna, che rappresenta quasi la metà del costo totale.

Sviluppo dei rivelatori a Pixel I rivelatori a pixel per HL-LHC vanno ripensati ed adattati alle diverse zone del rivelatore. Servono: Elevata resistenza a radiazione (FE e sensore). Elevata risoluzione spaziale (50x50 mm2) Zone morte ridotte, spessori limitati, bassi consumi. Read-out intelligenti (zero suppression, clustreizzazione) Elevate bande passanti in uscita (sopra 1 Gb/s per cm2). Bassi costi, semplicità di produzione, robustezza. Strutture di supporto e servizi il più possibile leggeri: Co2 cooling Serial powerig Trasmissione dati su micro-coax o micro-tp.

Pixel per HL-LHC - R&D in Italia La CSN1 ha deciso di riunire le attività di R&D di ATLAS e CMS in un unica sotto-sigla, allo scopo di incentivare cooperazione e sinergie. Alcune attività hanno sigle in CSN5. In particolare lo sviluppo di chip di readout a 65 nm (CHIPIX65) e lo sviluppo di sensori attivi HV- CMOS (HVR-CCPD cui partecipa anche GE). Il progetto europeo AIDA 2020, appena approvato (10 M€ in 4 anni) ha molte sinergie con le attività finanziate dall’INFN.

AIDA 2020 Framework per lo sviluppo di nuovi rivelatori. Importanti contributi italiani (8 INFN nel Governing Board). Rilevanti per I Pixel in particolare WP4, WP6 e WP7.

Attività in corso a Genova Sviluppo di sensori 3D (FBK).

New 3D pixels: fabrication RD_FASE2, AIDA2020 WP7 New 3D pixels: fabrication SiSi p++ low Wcm wafer P- high Wcm wafer Handle wafer to be thinned down Metal to be deposited after thinning Thin sensors on support wafer (SiSi) Ohmic columns/trenches depth > active layer depth (for bias) Junction columns depth < active layer depth (for high Vbd) Reduction of hole diameters to ~5 um Holes (at least partially) filled with poly-Si

3D Pixel Wafer Layout RD53 big PSI46 FE-I4 dig FE-I3 Final version Many different pixel geometries and pitch variations: STRIP FE-I4 50 x 250 (2E) std 50 x 50 (1E) 25 x 100 (1E and 2E) 25 x 500 (1E) FE-I3 PSI46dig 100 x 150 (2E and 3E) std 50 x 50 (1E and 2E) 50 x 100, 100 x 100 (2E + 4E) 50 x 100, 100 X 150 (2E + 6E) FCP 30 x 100 (1E) RD53 25 x 100 (1E) 25 x 100 (2E) FE-I4 PSI46 dig RD53 big FE-I3 RD53 small STRIP FCP STRIP FCP STRIP + Test structures (strip, diodes, etc)

Electrical characterization Numbers of good detectors per type on 9 wafers Good electrical characteristics Process Yield ~38% on large sensors (FEI4), >60% on all others Best two wafers (76&78) at Selex for bump bonding Test of first devices in July in Genova, then test beam.

Attività in corso a Genova Sviluppo di sensori 3D (FBK) Sensori attivi in tecnologia HV o HR CMOS.

Sviluppo sensori HV-CMOS HVR_CCPD, AIDA2020 WP6 Sviluppo sensori HV-CMOS Utilizzo di “deep n-well” per proteggere l’elettronica di amplificazione dalla zona di raccolta di carica. Possibilità di applicare tensioni di bias (valore dipendenti dalla tecnologia). Contributo al disegno e qualifica di un prototipo con ST. Photons from 241Am source (energies in keV)

Attività in corso a Genova Sviluppo di sensori 3D (FBK) Sensori attivi in tecnologia HV o HR CMOS. Sviluppo interconnessione capacitiva per HV-CMOS.

HV-CMOS capacitive coupling Spaziatori inseriti con processo di fotolitografia. Test a Genova su prototipi di piccole dimensioni, accoppiati a FE-I4. R/O CHIP Glue deposition DETECTOR CHIP Align & pressure Profile of pillars on top of a FE-I4 chip Pillars FE-I4 topography RD_FASE2, AIDA2020 WP4 PM - CdS Genova 6/7/2015

HV-CMOS capacitive coupling Spaziatori inseriti con processo di fotolitografia. Test a Genova su prototipi di piccole dimensioni, accoppiati a FE-I4. dummy 6” wafers con capacità di test prodotti a FBK e spinnati in Selex. Risultati preliminary: ottima uniformita’ degli spaziatori R/O CHIP Glue deposition DETECTOR CHIP Align & pressure RD_FASE2, AIDA2020 WP4

Attività in corso a Genova Sviluppo di sensori 3D (FBK) Sensori attivi in tecnologia HV o HR CMOS. Sviluppo interconnessione capacitiva per HV-CMOS. Sviluppo bump-bonding (SELEX). PM - CdS Genova 6/7/2015

Test bump-bonding Qualifica di SELEX come bump-bonding provider. RD_FASE2, AIDA2020 WP4 Qualifica di SELEX come bump-bonding provider. Si deve dimostrare la capacita di operare su wafer da 8” e 12”, con reticoli di bumps di 50x50 mm2. Sviluppo di dummy wafers per test di connessione. Risultati promettenti. Sensore Read-out chip Bumps

Attività in corso a Genova Sviluppo di sensori 3D (FBK) Sensori attivi in tecnologia HV o HR CMOS. Sviluppo interconnessione capacitiva per HV-CMOS. Sviluppo bump-bonding (SELEX). Raffreddamento a Co2.

ITK Cooling Impegno nel disegno, produzione e QA delle splitting box 8 Pump 1 4 7 3 2 9 Staves Transfer line 5 6 PP2 PP1 Plant in USA15 Chiller Splitting Box Splitting Box

Attività in corso a Genova Sviluppo di sensori 3D (FBK) Sensori attivi in tecnologia HV o HR CMOS. Sviluppo interconnessione capacitiva per HV-CMOS. Sviluppo bump-bonding (SELEX). Raffreddamento a Co2. Caratterizzazione moduli in laboratorio (laser, sorgenti) o a test-beam, prima e dopo l’irraggiamento. Assemblaggio e test moduli. Sistemi di read-out. Simulazioni e studi di performance per la definizione del layout.

Anagrafica e servizi   R&D_Fase2 Gr5-HVCMOS Aida2020 Darbo Giovanni 60 30 Favareto Andrea Hideyuki Oide 40 Gaudiello Andrea 50 Gemme Claudia 20 10 10  Morettini Paolo Rossi Leonardo Sannino Mario Rossi Cecilia Total FTE 3.7 1.2 0.1 Giuseppe Gariano 75 25 Alessandro Rovani Ettore Ruscino  5  20 2.25 0.55 0.2 Percentuali inserite nelle richieste di ATLAS e CMS. Servizi come da richieste di ATLAS e CMS. In particolare su Elettronica, Progettazione ed Officina Meccanica. PM - CdS Genova 6/7/2015