SOIPD Padova + (LBL) Validazione della tecnologia commerciale OKI per la realizzazione di rivelatori monolitici a pixel SOI da utilizzare in HEP Dario Bisello

MAPS on SOI: progetto presentato in GR I maggio 2007 SoI è una tecnologia che permette la costruzione di MAPS con: - miglior S/N - più alta resistenza alle radiazioni - minore dissipazione di potenza rispetto alle tecnologie bulk CMOS; Interesse inizialmente legato: - in Italia/USA a progetti R&D per ILC - in Giappone anche a progetti R&D per SLHC (e per spazio) Situazione in Italia: 1. programma di sviluppo congiunto INFN-HPK + SUCIMA(Caccia): ratifica dopo test prototipi e analisi costi-benefici. 2. collaborazione PD ( SLHC) –LBL ( ILC) in tecnologia OKI Non finanziata dal GR I perchè finanziamenti per SLHC considerati prematuri Finanziata come Progetto di Ateneo UNIPD (fino a fine 2008)

MAPS on SOI The thin silicon layer (~ 40nm) is isolated from the bulk from a thin oxide SiO 2 layer. No PNPN parasitic structures The lower parasitic capacitance allows higher speed and lower power dissipation respect to comparable bulk CMOS structures. Small charge generation into the active area of the transistor, lower sensitivity to SEE. Process 0.15 m Fully-Depleted SOI CMOS process, 1 Poly, 5 Metal layers (OKI E. I. C. Ltd.). SOI wafer Wafer Diameter: 150 mm, Top Si : Cz, ~18 -cm, p-type, ~40 nm thick Buried Oxide: 200 nm thick Handle wafer: Cz>1k -cm, 650 m thick (SOITEC) Backside Thinned to 350 m, plated with Al (200 nm). OKI 0.15 µm SOI process (Dec submission)

Summary of winter 2006 OKI SOI CMOS 0.15um submission

Submitted design key features (Dec. 2006) LBL-UniPD submitted a very simple design conceived mainly to test the technology itself more than checking new pixels solutions. Six different pixels implementation allow testing different diode sizes (1×1 and 5×5 µm 2 ), pixel types (analog and digital) and different configurations (HV, LV) 5×5 µm 2 Analog 5×5 µm 2 Analog HV 5×5 µm 2 Digital 1×1 µm 2 Analog 1×1 µm 2 Analog HV 1×1 µm 2 Digital 80 rows 50 cols Pixel pitch is 10 µm. Standard 3T cell for analog pixels. 10 and 50V (HV) depletion voltage. Group of digital pixels. Comparator included in every pixel.

Oct 2007: first observation of MIPS

Problems remains (known) due to backgating effect

Back gate issue (data from KEK group) The substrate voltage acts as a back-gate, changing the transistor threshold until making it unable to work for voltages > 16V. KEK Group investigated the effectiveness of placing p+ implants close to the transistor to mitigate the problem. Transistor Vth vs Backbias voltage

Risolvere il problema del backgating: già implementato impianto di controllo del substrato alto resistivo e guard rings nella seconda produzione pronta estate 2008 Realizzare un pixel digitale con ADC incorporato (già realizzato su bulk CMOS) Misurare la radiation hardness della tecnologia (risultati promettenti su bulk CMOS) Essenzialmente: fino a dove questa tecnologia può essere interessante per HEP ? Ma anche: per quali altre applicazioni può essere una tecnologia vincente ? Nel frattempo abbiamo risolto un problema: come leggere questi rivelatori in un tempo decente ? SOIPD roadmap

Flexible DAQ/Drive system UniPD has developed a Dual-Board system: 1 general purpose (commercial) logic board + 1 dedicated (custom made) ADCs board. Allows for flexibility while saving development and implementation time. Virtex 5 FPGA based, commercial (reliable, ready and easily upgradeable). Piggyback mounted on the FPGA control board. USB 2.0 and Ethernet connections. Many MBs of memory onboard. LVDS control of fast signal to allows driving chips with over 50 MHz clocks. 105 Ms/s, 14bits ADCs with dedicated, tunable (AC, DC) analog input circuit. LVDS repeaters and others dedicated ancillary circuitry (DACs, counters…) + Self supplied, no VME crate necessary!! Daisy-chaining ready to allow manage complex detectors assemblies (telescopes)

R&D program for monolithic pixel sensor matching ILC requirements, supported by Laboratory Directed Research and Developmentfunding: R&D program for monolithic pixel sensor matching ILC requirements, supported by Laboratory Directed Research and Development (LDRD) and Dep of Energy(DOE) funding: LDRD-1 (2005): simple 3T pixel (AMS 0.35 OPTO) 10 × 10, 20 × 20, 40 × 40 m 2 pixels, back-thinned 50µm LDRD-2 (Fall 2006): 3T+Self Bias pixels, in-pixel CDS, (AMS 0.35 OPTO) 20 × 20 m 2 pixels LDRD-3 (~Summer 2007): Binary pixel, in-pixel timestamp (IBM 0.13 triple-well process) 10 × 10 m 2 pixels LDRD-3 (Winter 2007): LDRD-2 pixel + 5 bit ADCs + Memory (0.35 OPTO or 0.18 OPTO) 20 × 20 m 2 pixels CMOS MAPS R&D at LBNL: technology roadmap of a parallel development Plus 2 years LDRD funding for radiation hardness studies on MAPS detectors

S/N (con 1.5 GeV e - ) = 13 dopo 1.1 Mrad (era 15 prima dell irraggiamento) pronto per applicazioni rad-hard sarà usato per rivelare in situ gli e- da 300 keV del TEAM Transmission Electron Aberration-free Microscope, progetto nazionale USA installato a Berkeley, capace di risolvere 0.5Å LDRD2 con il DAQ di Padova sarà installato sul dimostratore di TEAM in ottobre 2008 Nuova versione LDRD2 a 1024x1024 pixels letta da una nuova versione del DAQ di Padova capace di 400 frame/s (800 Mbyte/s data rate) sarà installata su TEAM nellestate 2009 LDRD3 con ADC incorporati funziona LDRD2 with ELT

Interesse in CMS-Tracker per lo sviluppo di MAPS in SoI in vista di SLHC rimane forte anche per lo slittamento in avanti di SLHC Validare la tecnologia costa poco e i risparmi per SLHC possono essere elevati Aiuta lesistenza di una comunità OKI con anche altri interessi verso SLHC Questa linea può essere comunque dinteresse per la SuperB Factory Certamente questo sviluppo (e il parallelo in bulk CMOS) è di grande interesse per microscopia elettronica (anche in Italia), X-ray detection (FEL, medicina nucleare)... MAPS in SoI: maggio 2007 vs luglio 2008

PDD. Bisello 0.30 (RN), P. Giubilato 0.30, S. Mattiazzo 0.30, M. Nigro 1.00, L. Silvestrin 1.00, J. Wyss 0.60 Totale FTE 3,5 Milestones 2009 gennaio-luglio Realizzazione nuovo DAQ upgradato per test con TEAM gennaio-marzo Valutazione MAPS in SOI gia' prodotti; preparazione nuovo prototipo settembre-dicembre Partecipazione al commissioning del sistema di rivelazione di TEAM luglio - marzo Valutazione nuova produzione presso OKI: preparazione ulteriore prototipo interno estero consumo apparati TOTALI luglio-dicembre Valutazione ultima produzione presso OKI marzo-luglio Installazione dello stesso sistema di rivelazione di TEAM al CNR-IMM di BO ottobre test su fascio dei rivelatori. Entrambe le istituzioni partecipano alla fase di progetto delle varie versioni dei chip, alla loro simulazione (a livello dispositivistico, elettrico, prestazioni fisiche) e ai test elettrici e funzionali. LBNL si occuperà delle misure di total dose mentre Padova studierà gli effetti di danno di bulk e di evento singolo. I costi delle produzioni presso OKI saranno divisi a metà tra le due istituzioni (100 k$ per 5x5 mm2). I costi delle produzioni in bulk CMOS sono a totale carico di LBNL. I costi della produzione delle schede di DAQ per TEAM sono a carico di Padova