Il livello analogico digitale Lezione 3_3 Memorie
Agenda Clock Latchs Flip-Flop Registri Chip di memoria RAM, ROM, catalogazione Chip CPU Metodi di indirizzamento
Clock Sequenza e sincronizzazione Riferimenti Ritardo Clock simmetrici e asimmetrici
Latchs Latch Costruita con porte Nor Set, Reset Q mantiene il valore di S, impostato dopo un cambio di R Circuito base per la costruzione delle memorie Condizione di non determinismo
Latchs Latch SR Sincronizzato È dotato di un interruttore che rende il latch sensibile ai valori di S e R Latch D sincronizzato Un solo input Memorizza in Q linput E una memoria da un bit
Flip-Flop Memorie level ed edge triggered Generatore di impulsi Simboli STD D, Q, notQ, CLK
Registri Mostrare due immagini
Esempio di memoria Memoria 4x3 bit Ottimizzazione dei piedini Piedini di I/O sono gli stessi !! Buffer non invertente
Chip di memoria Espandibilità della 4x3 n° di parole è una potenza di 2, n° di bit qualsiasi Organizzazioni diverse di memoria Rappresentazioni STD Memorie matriciali
RAM e ROM RAM SRAM (flip-flop) Volatilissime Veloci Costose Cache
RAM e ROM RAM DRAM (ts+cond) Meno volatili Meno veloci Economiche RAM
RAM e ROM DRAM asincrone Fast Page Mode EDO SDRAM Sincrone, unico CK per indirizzi e dati
RAM e ROM ROM Mantengono permanentemente le informazioni Meno costose Meno veloci
RAM e ROM ROM Tipi: ROM PROM EPROM Flash
RAM e ROM
Chip CPU Ragionare coi piedi…ni :-) Parametri: n piedini indirizzo m piedini dati costo/prestazioni Piedini di controllo
Chip CPU CPU Indirizzi Dati Controllo Bus Interrupt Arbitraggio Coprocessore Stato Segnali vari ClockMassa Alimentazione