Progetto di una memoria cache per il processore DLX Andrea Grandi Filippo Malaguti Massimiliano Mattetti Gabriele Morlini Thomas Ricci Progetto di Calcolatori Elettronici M
Obiettivi Realizzazione cache Integrazione DLX Testbench Block RAM
Caratteristiche della cache caratteristiche generalli cache
Strutture dati VHDL strutture dati, parametri, ecc..
Struttura interfaccia interfaccia verso l'esterno
Implementazione schema interno cache
Processi interni tutti e quattro
Comunicazione tra processi segnali interni
Integrazione integrazione cache con DLX
Integrazione 2 integrazione cache con DLX
Testbench Testbench del componente : 1.Cache_test_ReadAndReplacement.vhd 2.Cache_test_ReadAndWrite.vhd 3.Cache_test_Snoop.vhd Testbench integrazione con processore DLX: 1.ProvaReplacement123 : verifica comunicazione tra cache e DLX e del meccanismo di rimpiazzamento. 2.ProvaFU: Forwarding Unit e Alee di Dato.
Cache_test_ReadAndReplacement.vhd TagIndexReplacement Linea in stato invalid (MESI_I)
Cache_test_ReadAndWrite.vhd
Cache_test_Snoop.vhd
ProvaReplacement123 Programmi di test in assembler
ProvaFU (Forwarding Unit) Programmi di test in assembler
Block Ram Funzionamento, componente di prova, eventuale integrazione nel progetto