FGD A cognome nome matricola Totale CE 4288 AB 22 II Parziale 12 Per il II parziale considerare solo le domande su sfondo grigio Si tracci lo schema di.

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1 FGD A cognome nome matricola Totale CE 4288 AB 22 II Parziale 12 Per il II parziale considerare solo le domande su sfondo grigio Si tracci lo schema di un sense amplifier per DRAM e se ne discuta il funzionamento durante loperazione di REFRESH (meno di 60 parole) B Perché un pass transistor NMOS ha un transitorio di salita più lento di quello di discesa? C Si tracci un oscillatore ad anello con 7 stadi e invertitori con ritardi bilanciati e Sn=10. Si calcoli la frequenza di oscillazione. D Solo totale: si illustri graficamente la legge di Moore e la si descriva a parole

2 E 1)Si implementi la rete di PD del gate domino in modo che luscita realizzi la seguente funzione logica O=(A+B)C+AB + ABC 2)Dimensionare linvertitore Inv in modo che a seguito di un fronte sul nodo X i ritardi di propagazione sulluscita siano pari a 100psec e calcolare la capacità di ingresso Cx 3)Considerando la capacità sul nodo X di 32fF, dimensionare la logica dinamica in modo da ottenere tempi di precarica di 40psec e di valutazione di caso peggiore pari a 80psec 4) Si calcoli la potenza dinamica dellintero circuito nel caso di C X = 32 fF per una frequenza di commutazione di 200 MHz E1E2E3E4 2222 Totale CL = 500 fF V DD X O PD CK CL Inv

3 F 1)Si ricavi la funzione logica al nodo X 2)Si calcolino le tensioni al nodo X per i tutte le possibili combinazioni dei valori logici dingresso (si trascuri leffetto Body) 3)Si dimensionino i transistori nel gate G in modo che le sue capacità di ingresso siano C I = 8.45fF e considerando i fattori di forma dei transistori P ed N uguali. 4)Calcolare il ritardo di Elmore al punto tra il nodo X e il noto O F1F2F3F4 2222 Totale V DD A B B X O Cc 2 Cc 1 L1L1 L2L2 Si consideri: L1 = 2 mm L2 = 1 mm r = 0,25 / m c = 0,02 fF/ m Linee modello л Cc 1 = 50 fF Cc 2 = 100 fF Y G

4 G 1)Si calcolino le capacità di ingresso per i gates G1, G2, G3 i transistori al loro interno sono dimensionati con S G1 =1, S G2 =10, S G3 =100, rispettivamente (con S GX =Sn=Sp). 2)Si calcoli il ritardo di caso peggiore tra ingressi e uscita 3)Si implementi la funzione logica in O utilizzando un solo gate FCMOS 4)Si dimensionino i transistori del gate di (3) in modo da avere lo stesso ritardo in salita e discesa di caso di (2) G1G2G3G4 2433 Totale A G1 G2 G3 B C D A O Co=200fF

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6 PARAMETRI TECNOLOGICI (Vdd = 3.3 V)