Consuntivo dell’esperimento Two2Ten Sezioni partecipanti: Napoli e Roma Presentato da Raffaele Giordano Assegnista di ricerca presso UniNA Associato INFN.

Presentazione sul tema: "Consuntivo dell’esperimento Two2Ten Sezioni partecipanti: Napoli e Roma Presentato da Raffaele Giordano Assegnista di ricerca presso UniNA Associato INFN."— Transcript della presentazione:

1 Consuntivo dell’esperimento Two2Ten Sezioni partecipanti: Napoli e Roma Presentato da Raffaele Giordano Assegnista di ricerca presso UniNA Associato INFN Napoli Responsabile Nazionale: Prof. Alberto Aloisio (UniNA)

2 Indice Two2Ten e i suoi obiettivi Risultati ottenuti Outcome scientifico Trasferimento di tecnologia Conclusioni e sviluppi futuri 01/06/2016 Raffaele Giordano 2

3 L’esperimento Two2Ten Studio di fattibilità di link seriali ad alta velocità basati su serializzatori/deserializzatori (SerDes) embedded in Field Programmable Gate Array (FPGA) per applicazioni in esperimenti di Fisica Fondamentale (TDAQ) Obiettivi principali  Data rate nel range da 2 a 10 Gbps  Trasmissione a latenza fissa (variazioni < 1 ns)  Minimizzazione del jitter sul clock recuperato (<20ps rms) 01/06/2016 Raffaele Giordano 3

4 01/06/2016 Raffaele Giordano 4 Variazioni di latenza in link seriali Serial link commerciali presentano variazioni di latenza tra un aggancio ed il successivo (es. dopo reset, power-cycle, perdita di lock) Due motivazioni principali :  Memorie FIFO nel datapath non sempre riempite con lo stesso numero di parole dati prima dell’inizio della lettura => variazioni di n cicli di clock  Moltiplicazione del clock di riferimento (PLL nel trasmettitore) e successiva divisione del clock seriale recuperato (divisore nel ricevitore) => variazioni di m unit interval (durata di un simbolo seriale)

5 Trasmissione a latenza fissa Sviluppata architettura originale per link seriali ad alta velocità e latenza fissa indipendente dal protocollo per applicazioni di Trigger e DAQ (Milestone) Prototipi realizzati sulle più moderne FPGA Xilinx (Virtex-5/6,Kintex-7) e collaudati a data rate fino a 3 Gb/s (V5/V6) e 6 Gb/s GTX (K7) Dettagli architetturali e test in laboratorio pubblicati su riviste internazionali 01/06/2016 Raffaele Giordano 5 Interesse da parte numerosi progetti/esperimenti nazionali ed internazionali

6 Impiego di link seriali per dati e trigger anche per la distribuzione del clock (es. sincronizzazione sistemi trigger e DAQ) Spettro del rumore di fase (dominio della frequenza)  jitter (dominio del tempo) Milestone: Studio dell’impatto di codifica e payload sul rumore di fase del clock recuperato valutato per dati/codifiche di interesse HEP Misure di jitter e dello spettro del rumore di fase (L(f)) per analisi dettagliata di relazioni con payload, codifica, switching activity Distribuzione del clock e rumore di fase 8b10b: Conteggio 8b10b: PRWS 01/06/2016 Raffaele Giordano 6 [12] (2004). Clock (CLK) Jitter and Phase Noise Conversion – APPLICATION NOTE 3359, Maxim [On-line]. Available: http://pdfserv.maximic.com/en/an/AN3359.pdf Spettri del rumore di fase L(f)

7 Minimizzazione del rumore di fase Studio sistematico per il filtraggio del jitter con PLL/DLL embedded in FPGA a frequenze di interesse per i principali esperimenti HEP (40 e 60 MHz) Prestazioni compatibili con specifiche di jitter molto stringenti (< 20 ps rms) 01/06/2016 Raffaele Giordano 7

8 01/06/2016 Raffaele Giordano 8 Jitter Transfer Misura del trasferimento di jitter dal reference clock del tx al recovered clock del rx Filtraggio con PLL esterni (National LMK3000) del jitter sul clock recuperato Clock recuperato e filtrato più stabile in fase del clock di riferimento di partenza Risultati incoraggianti per impiego di serial link in distribuzione del clock

9 Test Optolettronica a 11.1Gbps Test di optolettronica per trasmissioni Dense Wavelength Division Multiplexing fino a 11.1 Gbps (Milestone, Roma) Misure di rate di errori (BER) e jitter in funzione dell’attenuazione lungo la fibra ottica 01/06/2016 Raffaele Giordano 9

10 Schede di test realizzate 01/06/2016 Raffaele Giordano 10 Sviluppo schede di test per SerDes embedded Virtex-5 (2010), Virtex-6 (2011), Kintex-7 (2012) Fattore di forma e connettori power e IO (clock, seriali, paralleli) compatibili per riutilizzo con le stesse piattaforme/firmware di test Alloggio per SFP (anche XFP sulla K7) per test con optoelettronica Virtex-5 (Napoli) Virtex-6 (Roma) Kintex-7 (Roma)

11 Pubblicazioni 01/06/2016 Raffaele Giordano 11 1.Aloisio, A., Ameli, F., Bocci, V., Della Pietra, M., Giordano, R., Izzo, V. (2013). Design, implementation and test of the timing trigger and control receiver for the LHC. Journal of Instrumentation, 8(2) 2.Giordano, R., & Aloisio, A. (2012). Protocol-independent, fixed-latency links with FPGA-embedded SerDeses. Journal of Instrumentation, 7(5) 3.Aloisio, A.; Ameli, F.; D'Amico, A.; Giordano, R.; Giovanetti, G.; Izzo, V., "Performance Analysis of a DWDM Optical Transmission System," Nuclear Science, IEEE Transactions on, vol.59, no.2, pp.251,255, April 2012 4.Giordano, R.; Aloisio, A., "Fixed-Latency, Multi-Gigabit Serial Links With Xilinx FPGAs," Nuclear Science, IEEE Transactions on, vol.58, no.1, pp.194,201, Feb. 2011 5.Aloisio, A.; Giordano, R.; Izzo, V., "Phase Noise Issues With FPGA-Embedded DLLs and PLLs in HEP Applications," Nuclear Science, IEEE Transactions on, vol.58, no.4, pp.1664,1671, Aug. 2011 6.Aloisio, A.; Cevenini, F.; Giordano, R.; Izzo, V., "Emulating the GLink Chip Set With FPGA Serial Transceivers in the ATLAS Level-1 Muon Trigger," Nuclear Science, IEEE Transactions on, vol.57, no.2, pp.467,471, April 2010 7.Aloisio, A.; Cevenini, F.; Giordano, R.; Izzo, V., "Characterizing Jitter Performance of Multi Gigabit FPGA-Embedded Serial Transceivers," Nuclear Science, IEEE Transactions on, vol.57, no.2, pp.451,455, April 2010 7 articoli su rivista pubblicati  5 su IEEE Transactions on Nuclear Science (IF=2.952)  2 su Journal of Instrumentation (IF=1.869@2011)

12 Contributi a Conferenze 01/06/2016 Raffaele Giordano 12 1.R. Giordano, A. Aloisio, ”FPGA-Based Serial Links for SuperB: Design Issues Vs. Radiation Tolerance,” Nuclear Science Symposium Conference (NSS/MIC) 2012, IEEE, Anaheim (CA, USA), Oct. 29th - Nov. 3 rd, 2012 published on conference proceedings (ORAL) 2.Aloisio, A.; Ameli, F.; Bocci, V.; Della Pietra, M.; Giordano, R.; Izzo, V., "A FPGA-based emulation of the Timing Trigger and control receiver for the LHC experiments," Nuclear Science Symposium and Medical Imaging Conference (NSS/MIC), 2011 IEEE, vol., no., pp.794,799, 23-29 Oct. 2011 (POSTER) 3.Aloisio, A.; Ameli, F.; D'Amico, A.; Giordano, R.; Izzo, V.; Simeone, F., "The NEMO experiment data acquisition and timing distribution systems," Nuclear Science Symposium and Medical Imaging Conference (NSS/MIC), 2011 IEEE, vol., no., pp.147,152, 23-29 Oct. 2011 (ORAL) 4.Aloisio, A.; Ameli, F.; D'Amico, A.; Giordano, R.; Giovanetti, G.; Izzo, V., "Performance analysis of a DWDM optical transmission system," Real Time Conference (RT), 2010 17th IEEE-NPSS, vol., no., pp.1,5, 24-28 May 2010 (POSTER) 4 contributi a conferenze internazionali  2 orali presso Nuclear Science Symposium Conference 2012, 2011  2 poster presso Real Time Conference 2010 ed NSS 2011

13 01/06/2016 Raffaele Giordano 13 http://www.msr.co.jp Trasferimento di tecnologia Contatto in gestione da parte dell’ufficio per il trasferimento tecnologico INFN Il risultati dell’esperimento sono stati d’interesse per  altri esperimenti nazionali INFN FAZIA, NEMO  esperimenti e laboratori internazionali Icecube, KM3NET, LHAASO, Brookhaven, CERN (TTCrx, ATLAS L1Calo) Contatti in corsi con ricercatori di KEK per cessione di una IP alla azienda giapponese MSR

14 01/06/2016 Raffaele Giordano 14 Conclusioni e sviluppi futuri Risultati ottenuti  Architettura innovativa per la trasmissione dati a latenza predicibile per link basati su FPGA  Prestazioni di jitter e rumore di fase sul clock recuperato compatibili con specifiche tipiche di sistemi TDAQ in esperimenti Fisica Fondamentale  Risultati d’interesse per numerosi esperimenti/progetti/aziende/laboratori nazionali e stranieri  4 contributi a conferenze, 7 articoli su rivista  Il progetto è stato un highlight della CSNV nel 2011 Sviluppi futuri  Link adattivo multirate (da 160 Mbps a 4 Gbps) e multiprotocollo (TTC e Slink) con autonegozionante a run-time e retrocompatibilità con protocolli standard CERN

15 Grazie per l’attenzione! 01/06/2016 Raffaele Giordano 15

16 Fondi INFN ricevuti Dati ricavati dal DB delle assegnazioni 1)missioni: 5.5 k€ (2010) + 2 k€ (2011) + 3.5 k€ (2012) -> 11 k€ 2)inventariabile/costruzione apparati: 52 k€ (2010) + 0 k€ (2011) + 0 k€ (2012) -> 52 k€ (N4906B Serial BERT ricondizionato) 3)consumo: 7.5 k€ (2010) + 7 k€ (2011) + 15 k€ (2012) -> 29.5k€ 01/06/2016 Raffaele Giordano 16

17 Downgrade dei SerDes GTX Xilinx Xilinx ha rilasciato un errata corrige in cui riduce il data rate massimo del SerDes GTX per le Kintex-7 -1 a 6.6 Gbps (nel datasheet erano inizialmente previste > 10 Gbps) 01/06/2016 Raffaele Giordano 17

18 Specifiche test optolettronica 01/06/2016 Raffaele Giordano 18 Transceiver ottico  Sumitomo Electric Industries, SXP3102DA-F, XFP MSA transceiver module, con ricevitore APD Specifiche delle fibra ottica:  Prysmian Freelight NZDSF, G.652 Lunghezza di fibra utilizzata nel test in foto:  100 km su 4 bobine da 25 km. Add & Drop:  mux e demux (da 15 canali su griglia a 50 GHz) Data rate effettivo  11.1 Gbps

19 N4906B Serial BERT Fast Eye Mask Measurement for pass/fail testing Excellent precision and sensitivity for accurate measurements Fast bit synchronization on bursted pattern 01/06/2016 Raffaele Giordano 19 3.6 Gb/s or 12.5 Gb/s pattern generator and bit error rate tester

20 01/06/2016 Raffaele Giordano 20 Overall Link Latency Tests resetting transmitter and receiver We successfully verified that clock phase and data latency remained fixed during the tests 83 ns 358 ps mean = 82.95 ns  = 40 ps