G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/20091 P-SuperB - SVT Preventivi 2010 20 Luglio 2009 Giuliana Rizzo Universita’ & INFN Pisa Attivita’ e finanze.

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1 G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/20091 P-SuperB - SVT Preventivi 2010 20 Luglio 2009 Giuliana Rizzo Universita’ & INFN Pisa Attivita’ e finanze 2009 Attivita’ e richieste 2010

2 G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/20092 Layer0 specs set by performance and background studies: Radius~ 1.5 cm, pitch 50  m, minimal material (~1% X/X0) Back. Rate several MHz/cm2 & Mrad/yr The BaBar SVT technology is adequate for R > 3cm: use design similar to BaBar SVT Silicon Vertex Tracker Sensor Digital tier Analog tier Wafer bonding & electrical interconn. Pixels with Vertical Integration Lower material & improved performance Layer0 pixel options under study Hybrid Pixels CMOS DNW MAPS 40 cm 30 cm 20 cm Layer0 old beam pipe new beam pipe CMOS MAPS : new & challenging technology, very promising  sensor & readout in 50  m thick chip! Extensive R&D (SLIM5) on Deep N-well devices 50x50  m 2 with in pixel sparsification. Striplets: thin DSSD with short strips mature technology, less robust against background occupancy Thin pixels with Vertical Integration: Reduction of material and improved performance with vertical integration technology (VIPIX) Hybrid Pixels: viable option  baseline for TDR R&D still required to reduce material & pitch to 50x50  m 2

3 G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/20093 Attivita’ finalizzate alla stesura del TDR a fine 2010 R&D sulle opzioni per Layer 0: –Pixel ibridi: riduzione del pitch e del materiale supporto/cooling per target Layer0-SuperB (tutte le sezioni coinvolte) –Dimostrazione fattibilita’ di modulo a pixel multichip con specifiche SuperB (tutte le sezioni coinvolte) –CMOS MAPS – scaling su matrici grandi –Attivita’ su pixel ad integrazione verticale in VIPIX (CSN5) –Continuazione attivita’ Striplets/FSSR2 (TS) (backup for Layer0) Layer 1-5 a strip : –Design componenti moduli: sensori+fanout (TS), valutazione chip lettura (TS+PV ), “ibrido intelligente” (TS+MI) Meccanica: –Light support/cooling for Layer0 modules + beam-pipe design (PI), –Module design external Layers + SVT Mech. Support (TO-MI-PI) –Important interplay with IR design to have the Layer0 easily accessible for replacement. (with SLAC) Off Detector electronics (MI) and DAQ Development (BO) Simulazione: Background (FullSim/Geant) – Det. Optimization (FastSim) (PI) Attivita’ 2009 SVT - P-SuperB Sezioni: Bologna, Milano, Pavia, Pisa, Roma III, Torino, Trieste Baseline Continue R&D Marzo 2009

4 G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/20094 Dopo incontro Marzo 2009 in CSN1 A Marzo presentato in CSN1 un piano spese complessivo per il 2009 considerando la nuova strategia dovuta all’accelerazione del progetto: (Pixel ibridi+MAPS). Giudicato ragionevole il nuovo piano di R&D proposto perTDR: Layer0 con cofinanziamento CSN1(150kE) -Prin (40 kE) - Regione Lazio (100kE ancora acquisire) –Lavoriamo con questa ipotesi Parte dell’assegnazione di CSN1 2009 per Layer0, destinata in origine all’attivita’ MAPS-Pisa (85kE), che e’ rimandata all’inizio del 2010, viene utilizzata per pixel ibridi e su meccanica per Layer0 (65+18kE). Il resto dell’assegnazione del 2009 nelle varie sedi viene usata sugli items Layer0 effettivamente finanziati.

5 G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/20095 Utilizzo assegnazione 2009 MAPS-Pisa L’assegnazione a Pisa 80+5 kE per MAPS chip+testboard (rimandata all’inizio del 2010) verra’ invece utilizzata nel 2009 per pixel ibridi e meccanica per Layer0: –Chip FE pixel ibridi (32x128 pixels, ST130nm) Sett. 2009: 40 kE –Produzione sensori per pixel ibridi FBK-IRST Sett. 2009: 20 kE –Chip carriers +Testboard pixel ibridi per lab test: 5 kE –Materiale e lavorazioni ulteriori prototipi mecc: 18 kE Evoluzione supporti moduli a microcanali Layer 0 con ulteriore riduzione materiale: da 0.3% a 0.2% X0 (15 kE) Opzioni supporto pixel ibridi per layer0+layer1 (3 kE)

6 G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/20096 Attivita’ SVT 2009 Sett. 2009 produzione prototipo chip FE (50x50 um ) e sensori per pixel ibridi Layer0 light support & cooling with microchannels Continua R&D su pixel module interfaces (Al bus-HDI + fast link  DAQ) Continua R&D su MAPS: –APSEL4D1 + APSEL5T (with new cell) prodotti e ora sotto test –Testbeam luglio 2009 (ospiti LUCID+ Bologna): MAPS analogiche e nuovi chip –Radiation damage studies –Test DNW MAPS ad integrazioneverticale (~VIPIX) Layer 1-5 strip module component design+striplets Usiamo il finanziamento avuto da CSN1 per il 2009 per coprire queste attivita’ Gli item 1 e 2 vengono coperti con finanziamento dato a Pisa originariamente per MAPS Dopo la ridefinizione della strategia a Marzo 2009 l’attivita’ SVT continua nel 2009  2010 come delineato a Marzo 2009 in CSN1 2009

7 G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/20097 Dove siamo arrivati

8 G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/20098 Layer0 Module Specs Key R&D items on Layer0 for TDR 1.Front-end chip for high resistivity pixels 2.Multichip pixel module interfaces 3.Light Module support and cooling Link

9 G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/20099 Hybrid Pixel (I) –Produce & test a prototype front-end chip for high resistivity pixels with 50x50 um2 pitch & fast enough readout (background hit rate requires ~ 100 MHz/cm2) –Chip layout is starting: submission end of Sept. ’09 with (ST 130 nm process). –Pixel sensor fabrication (FBK-IRST) will start in Sept ’09 –Sensor and chip interconnected by bump-bonding in spring 2010 (IZM-Berlin) –Testbeam in Sept. 2010. Hybrid Pixels – Analog design of the front-end ongoing G. Traversi (Bergamo/PV) Preliminary S/N ~ 100 for 200 um thick sensor

10 G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/200910 Fast data push readout architecture already developed & deployed successfully on MAPS chip (Bologna-Pisa) Now optimized for Hybrid Pixel with target rate 100 MHz/cm2 on full chip size (~1.3 cm2)  Efficiency > 98% @ 60MHz Rdclk on matrix  Need ~ 160 MHz clock on the parallel output bus Hybrid Pixel Front-End readout architecture (II) VHDL simulation results – F. Giorgi (Bologna)

11 G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/200911 NEW Front-End readout architecture under study (III) VHDL simulation results-G.Casarosa- E.Paoloni-F.Morsani (Pisa) RATE 100 MHz/cm2 RATE 200 MHz/cm2 Preliminary Timestamp granularity could be as fast as needed

12 G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/200912 Pixel Module Interfaces Light material (Al/Kapton) high speed (160 MHz) and high track density pixel bus (requirements in competition!) Prototype in production @ CERN shop Several options under evaluation for the link HDI- DAQ board –Fast (3 20Gbit/s) & “rad hard” link ( depending on the location) Mixed technology solution affordable with 3 Gbit/s: –storing data on the HDI (glue logic - L1 time buffer – serializer) –Cu link HDI  transition card –optical link in medium rad. tolerant area: transition card  DAQ M. Citterio (Milano) Simulation with present design encouraging

13 G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/200913 Pixel Module Interfaces (II) M. Citterio (Milano) HDI based on FPGA for the TDR phase, later need to implement it on ASICS rad tolerant) Prototype Al bus

14 G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/200914 Working on options for material reduction  0.2 % X0 Light pixel module support & cooling 12.8 mm 700  m M.Massa-F.Bosi (Pisa) Light support with integrated cooling needed for pixel module: P=2W/cm 2 Carbon Fiber support with microchannel for coolant fluid developed: –Total support/cooling thickness = 0.28 % X 0 Thermo-hydraulic measurements on prototypes under way

15 G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/200915 Hidraulic Interface Additive Module w=16.8 mm Fixed part Hydraulic interface glued on module o-ring groove

16 G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/200916 SVT Mechanics (II) Very fruitful discussion with the IR designers on the main issue: easy/fast access for replacement of the Layer0 & beam pipe. –Layer0 upgrade & beam pipe at smaller radius –Brainstorming on various options –Fast removal of the entire IR beam pipe +Layer0+SVT inserting a sliding temporary Support Tube with rails for the access I.R. Model+L0 M.Sullivan I.R. model with L0 positioned F. Bosi (Pisa)

17 G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/200917 DNW MAPS Results Testbeam Sett 2008: CMOS MAPS matrix with fast readout architecture (4096 pixels, 50x50  m pitch, sparsification and timestamp) –Hit efficiency up to 92% room for improvement –Intrisinc resolution ~ 14  m (digital readout) Thin (200  m) striplets module (FSSR2 chips) –S/N=25, Efficiency > 98% First demostration of LVL1 capability with silicon tracker hits sent to AM board Testbeam July 2009 (con ATLAS-LUCID): New MAPS devices (APSEL5T, APSEL4D1) SLIM 5 Testbeam @ CERN (Sept 2008) MAPS Hit Efficiency vs threshold 0.5 MIP 32x128 pix - 50  m pitch perif & spars logic Irradiation with 60 Co  -ray up to ~ 10 Mrad –Significant recovery after 100ºC/168h annealing cycle –Noise increase ~ +33% @ 10 Mrad Before Irradiation

18 G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/200918 6.3 mm 5.5 mm 6.3 mm Apsel-like 8x32 matrix (analog tier) – BO,PI,PV/BG Apsel-like test structures (analog tier) – PI,PV/BG Apsel-like 8x32 matrix (digital tier) Apsel-like test structures (digital tier) CMOS MAPS con integrazione verticale Multilayer sensor - PGMultilayer sensor 3D Digimaps (analog tier) – Roma3 3D Digimaps (digital tier) 2D test structure – Roma3 Primi dispositivi MAPS realizzati su 2 layers (analogico/digitale) run Chartered/Tezzaron 130 nm in produzione  risultati Autunno 2009 (VIPIX)

19 G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/200919 Attivita’ SVT 2010 Prosecuzione delle attivita’ 2009 per preparazione TDR a fine 2010 Test sensori (TS) e chip FE pixel ibridi (PI, PV, RMIII) Realizzazione bump bonding e test in lab sensore+chip FE (PI, PV, RMIII) Sottomissione DNW MAPS APSEL5D (~60 mm2) con ST o Chart./Tezz. (BO, PI, PV) Testbeam Sett 2010 (tutte le sezioni) –Pixel ibridi con singolo chip su carrier –APSEL5D matrice MAPS –DNW MAPS ad integrazione verticale (realizzate nel 2009) DAQ per testbeam & TDR (BO) Pixel module interfaces (Al bus-HDI + fast link) (MI-TO) Realizzazione di un prototipo di modulo multichip a pixel (tutte le sezioni) Layer0 Mechanics & beam-pipe (PI) Layer 1-5 strip module components (TS) SVT Mechanics (PI-TO) N.B. inseriti nei preventivi 2010: –Items MAPS (Pisa) (80+5 kE) gia’ presenti nel 2009  fondi utilizzati per pixel ibridi e meccanica per Layer0 (Cofin – Regione Lazio) –nuovi items per altre attivita’ Layer0 (possibile Cofin Regione Lazio) –altre attivita’ SVT non legate ad R&D per Layer0. Dettaglio degli items Layer0 proposti per il Cofin Lazio nelle ultime slides.

20 G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/200920 Consumi SVT 2010 - 233.5 kE+11 kE sj Pisa – 131.5 kE (85 old items) Milano – 42 kE Pavia – 22 kE Bolgna DTZ– 15 kE Trieste– 10 kE + 6kE SJ Torino – 10 kE + 5kE SJ RomaIII DTZ – 3 kE Item Cofin segnalati con “ “

21 G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/200921 Inventario SVT 2010 Bologna DTZ – 3 kE –PC DAQ Server+Storage Milano – 10kE (cofin) Pseudo Random BIT Generator per test link veloci RomaIII DTZ – 4 kE (cofin) Scheda CAEN per generazione pattern per test pixel ibridi

22 G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/200922 Missioni SVT – Richieste 2010 MI: Testbeam setup 9kE+7.5kE Milano – 4.5 kE Contatti ingegneri elettronici con TS,TO, Na (test setup high speed clock) 3.5 kE Testbeam setup a Bologna 1 kE Pisa – 7 kE Contatti ingegneri meccanici e ditte esterne 2kE Testbeam setup a Bologna 5 kE Torino – 2 kE Contatti ingegneri e ditte esterne Trieste – 2 kE Testbeam setup a Bologna 2 kE Roma III DTZ – 1 kE Testbeam setup a Bologna 1 kE ME: Testbeam 60 kE + 25 kE Milano – 9.5 kE Contatti CERN Al BUS 3kE Contatti Dallas (LOC-Serial.) 2.5 kE Testbeam CERN 4kE Pisa – 38 kE Contatti Ingegneri –SLAC design beam –pipe/SVT: 10 kE Contatti ditte esterne: 4 kE Testbeam CERN 24kE Pavia/Bergamo – 9.5 kE Contatti ingegneri FNAL per sviluppi chip pixel ibridi.e MAPS 5.5kE Testbeam CERN 4kE Torino – 8 kE Testbeam CERN Trieste – 8 kE Testbeam CERN Roma III DTZ – 2 kE Testbeam CERN Bologna DTZ – 10 kE Testbeam CERN

23 G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/200923 MI(Keuro) ME(KEURO)Consumi (Keuro)INV (Keuro) SistemaSedeFTERich AssAsss.j.RichAss s.j.Rich AssAsss.j.Rich s.j. SVT BO-DTZ0.7 10.0 15.0 3 Milano3.04.5 9.5 42.0 10 Pavia4.30 9.5 22.0 Pisa7.57.00 38.0 131.5 RomaIII- DTZ0.21 2.0 3.0 4 Torino1.62 8.0 10.0 5 Trieste2.72 8.0 10.0 6 TOT 20.016.5 85.0 233.5 1117.0 Richieste SVT 2010 46.5 kE nuove rich. + 85 kE vecchie richieste gia’ previste nel cofinanziamento Regione Lazio proposto a Marzo 2009 Testbeam CERN: MI 9kE – ME 60kE

24 G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/200924 Proposta Cofinanziamento Attivita’ di R&D (2009+2010) su Layer0 & Beam Pipe –Dettagli ulteriori prossima slide Cofinanziamento al 50% CSN1-Lazio Iterm CofinCosto kE Sensori ed elettronica FE Layer 0 (pixel ibridi, MAPS)239.5 Interfacce per modulo Layer 0 (bus, HDI, fast link)84 Meccanica leggera Layer 069 Beam pipe6 Strumentazione14 Totale412.5

25 G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/200925 Dettaglio Spese Layer0 Cofin Spese 2009/2010 Layer 0 TDR Assegn. CSN1- 2009 (kE) Spese aggiunt ive (kE) Front-End chip pixel ibridi (ST-25 mm2) 40 Carriers + Testboards pixel ibridi 7.5 Adattamento schede di test diversi setup 5 Sensori a pixel (FBK-IRST) 20 Bump Bonding IZM 20 MAPS: test structures 22kE(PV) + contrib. matrice MAPS APSEL5D ST 60 mm2 (PI) (Jan 2010)10240 Carriers + Testboard APSEL5D (PI)5 Pixel module comp. (Al bus+HDI+fast link components) (MI-TO)2052 Cavi ultraleggeri Al/polymide striplets (TS)66 Sviluppi Meccanica Layer 02435 Realizzazione meccanica prototipo modulo a pixel multichip 10 Prototipo beam pipe leghe leggere 6 Strumentazione 14 TOTALE157255.5 Sensori & Elettronica Front-end Interfacce modulo Meccanica Layer0 & beam pipe

26 G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/200926 Manpower Sez. Coinvolte in SVT - Ricercatori BOLOGNA0.5 Giorgi Filippo Maria30 Piccinini Maurizio20 MILANO1.8 Liberali Valentino60 Alderighi Monica80 Palombo Fernando50 PISA5.0 Batignani Giovanni50 Bettarini Stefano40 Cenci Riccardo50 Forti Francesco50 Giorgi Marcello40 Lusiani Alberto40 Casarosa Giulia30 Angelini Carlo50 Neri Nicola40 Paoloni Eugenio30 Rizzo Giuliana40 Walsh John40 2010 RICFTETOTALE11.5 PAVIA1.0 Re Valerio50 Speziali Valeria50 TORINO1.0 Bianchi Fabrizio50 Gamba Diego50 TRIESTE2.2 Bomben Marco70 Bosisio Luciano40 Lanceri Livio40 Vitale Lorenzo70

27 G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/200927 Manpower SVT -Tecnologi BOLOGNA0.2 Gabrielli Alessandro20 MILANO1.2 Citterio Mauro50 Stabile Alberto70 PISA2.5 Moggi Andrea50 Morsani Fabio40 Massa Maurizio100 Raffaelli Fabrizio60 PAVIA3.3 Gaioni Luigi50 Manghisoni Massimo80 Bellotti Fabio70 Pozzati Enrico50 Ratti Lodovico50 Traversi Gianluca80 ROMAIII0.2 Spiriti Eleuterio20 TORINO0.6 Coli Silvia30 Mereu Paolo10 Wheadon Richard James20 TRIESTE0.5 Rashevskaya Irina50 2010 TECNOLOGIFTETOTALE8.5

28 G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/200928 backup

29 G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/200929 Electronics DAQ & DT M. Villa-M. Citterio Layer 0 Coordination G. Rizzo temporarily External Layers Coordination L.Vitale Mechanical Structure Phys (TBD) + F. Bosi (Eng.) SVT Convener G.Rizzo SVT – management structure (responsibility for TDR preparation) Sensors L. Bosisio Front-end Electronics V. Re HDI-Peripheral Electronics M.Citterio Testbeam S. Bettarini Det. Optimization- N. Neri FastSim – TBD FullSim – TBD MDI & Backg. – E. Paoloni temporarily SVT SW Mechanical structure

30 G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/200930 Spese (2009) Layer 0 - TDR Assegnati CSN1-2009 (kE) Fondi Prin (kE) Spese Aggiuntive (kE) Integrazione costi matrice MAPS40 MAPS: test structures 22kE + contrib. 80 kE matrice MAPS 60 mm2 (Jan 2010)102 Carriers + Testboard APSEL5D5 Pixel module comp. (Al bus+HDI)20 Meccanica moduli Layer 024 Front-End chip pixel ibridi (ST-25 mm2) 40 Carriers + Testboard Hybrid Pixel 5 Sensori a pixel (ITC-IRST) 15 Sviluppi meccanica Layer 0+Beam Pipe 41 TOTALE15140101 Spese R&D per Layer 0 - 2009 A Marzo presentato in CSN1 un piano spese complessivo per il 2009 considerando la nuova strategia dovuta all’accelerazione del progetto: (Pixel ibridi+MAPS)  proposta: cofinanziamento attivita’ complessiva Layer0 tra fondi CSN1 - Regione Lazio - PRIN2007/Giorgi: –Attivita’ MAPS + pixel module components finanziata in CSN1: 150 kE –Fondi PRIN2007 per integrazione costi matrice MAPS: 40 kE –Fondi Regione Lazio per finanaziamento sulle attivita’ aggiuntive: 100 kE pixel ibridi, probabile baseline per Layer0 nel TDR ulteriori sviluppi di meccanica per il Layer0 e design beam-pipe, dovute all’accelerazione del progetto. Fondi Regione Lazio Assegn. 2009 CSN1 Prin 2007/Giorgi Marzo 2009

31 G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/200931 Voci Consumo (€) INFO Componenti4 k Acquisto di IC “quasi finali’ per completare il dimostratore. Laser Drivers, Drivers for copper link, Serializer, VCSEL e fibre ottiche (in parte gia’ acquisiti nel 2009) Adapter PCBs8 k Schede per completare interfaccie di IN/OUT del dimostratore (assumendo di non poter avere il vero rivelatore + frontend chip) In fase di valutazione con la ditta SANITAS, il “redesign” del sistema Flipper per poter avere un dimostratore flessibile e “quasi completo”. HDI10 k HDI “funzionante” con chip commerciali. Resta il problema della “glue logic” che sarebbe sempre via FPGA. Montaggio HDI + test setup 10 k Prevedibile un costo per il montaggio dei vari IC sull’ibrido + la costruzione di un set-up di test dedicato per il test del solo HDI Bus in Al (“finale”) 10 k Il BUS dovrebbe assumere la sua veste finale anche se “un po’ semplificato”. TOTALE42 K Milano SVT Consumi 2010 Costi Test setup pixel module links Milano (2009/2010): Componenti: 6+4 kE Laser Drivers, Drivers for copper link, Serializer, VCSEL e fibre ottiche PCB evaluation boards: 10+8 kE Al bus:6+10 kE HDI+montaggi IC:0+20 kE

32 G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/200932 Voci Richieste (€) Impegnat i (€) Disponibili (€) Proiezione a fine anno (€) INFO Componenti5 k2.0 k3 k6 k In fase di acquisto (anche con evaluation boards): Laser Drivers, Drivers for copper link, Serializer, VCSEL e fibre ottiche PCB per test 6 k ~ 10 k In fase di valutazione con la ditta SANITAS, il “redesign” del sistema Flipper per poter avere un dimostratore flessibile e “quasi completo”. Per il 2009 useremo FPGA evaluation boards gia’ in nostro possesso. HDI5 k 0 k La sottomissione di un realistico HDI verra’ fatta probabilmente nel 2010 dopo aver finalizzato le specifiche Bus in Al5 k~ 4 k~ 2 k~ 6 k Una seconda versione del BUS verra’ fatta solo nel 2010 Contributo sottomissio ne IC 5 k Solo dopo aver analizzato i test attualmente in corso sulla RAM rad hard ricevuta. FPGA rad hard 15k (SJ)Non e’ possibile proporre uso di FPGA rad hard TOTALE26 K22 k Assegnazioni Milano Elettronica 2009–20 kE

33 G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/200933 Consumi – Rich. 251 kE/Assegn. 175 kE CSN1 2009-SVT Pisa – 145 kE  99kE Matrice MAPS 128x128 (ST 130nm) Area ~ 60 mm2  120 kE  80kE da integrare con 40kE Prin2007 Testboard + carriers MAPS: 5 kE Costruzione prototipi supporto modulo (materiale + lavorazione ditta esterna): 10 kE Metabolismo clean room/riparazione strumentazione: 10 kE  4kE Pavia/Bergamo – 22 kE  22kE Sottomissione chip strutture di test MAPS (rad-hard/low power): 20 kE Testboard: 2 kE Torino – 7 kE  4kE Materiale per supporto layer0 (carbon fiber/foam..) 5 kE  4kE Assemblaggio crate controller per tavolo motorizzato testbeam 2kE  0 Trieste – 36 kE  20kE –Cavi ultraleggeri Al/polymide striplets: 6 kE –PCB per FSSR2 con FPGA: 8 kE –Meccanica rivelatori striplets: 4 kE –Metabolismo/strumentazione lab silici: 12 kE  2kE –Bus Multistrato Al per MAPS: 6 kE  0 Milano – 41 kE + 15kE (SJ)  30kE Elettronica modulo MAPS: 26 kE+15kE (SJ) FPGA e componentistica 5kE, PCB per test 6kE, HDI 5kE, bus multistrato Al 5kE, contributo sottomissione IC 5kE + 1 FPGA rad-hard 15kE (SJ)  20kE Supporto layer0 con cooling evaporativo 15 kE  10kE Materiali (pipe,foam,laminate carbon fiber) 8kE Test caratterizzazione in sede 7 kE

34 G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/200934 Low mass support & cooling for Layer0 pixel modules TFD Lab ready in Pisa since Oct. 2008 Developed a module support structures with cooling microchannel integrated in the Carbon Fiber/Ceramics support. 0.35 % X 0 –The total thickness of the support structure + cooling fluid + peek + glue is: 0.35 % X 0 –Consistent with the requirements First thermoidraulic measurements in good agreement with simulation and within specs. Cooling system based on microchannels can be a viable solution to the thermal and structural problems of the Layer0 detector, Simulated module Carbon Fiber Module T FLUID 9.5 °C Heater Pw2 W/cm 2 Capacity0.7 Kg/min T _IN 41.1 °C T _OUT 43 °C P _IN 2.6 bar 12.8 mm 3 mm Simulation: T_IN = 37 °C (variation of several degrees possible due to uncertainty on thermal conductivity of kapton and glue) Details of Ceramic and Carbon Fiber support Measurements Temp. sensor Heater @ 2 W/cm2 12.8 mm 1.1 mm

35 G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/200935 Dettaglio Spese Meccanica aggiuntive Meccanica richieste aggiuntive 2009 TOT + IVA 1) Software CFD per analisi fluodinamica - 7200 E8.64 2) Finestre trasparenti IR per analisi sperimentale termica con Termocamera in condizioni di vuoto - 2000 E2.4 10) Sensoristica di controllo e componentistica per lab TFD ( flussimetro, riscaldatori in kapton e ad alta potenza etc.) - 2000 E e materiale di consimo SI2.4 Attrezzatura LAB TFD13.44 3) Materiale per realizzazione prototipi in foam di carbonio e grafite - abbiamo già i preventivi -7000 E Struttura per modulo con microtubi alternati a foam per riduzione uteriore materiale 8.4 4) Materiale per realizzazione prototipi in fibra ad alta conducibilità KX1100- 2500 E Realizzazione di supporti per modulo con asportazione (microcanali 3) su fibra ad alta conducibilita’. 3 5) Protopizzazione di microtubi poltrusi non standard con fibre di carbonio ad alta conducibilità termica (c/o ditta olandese, da contattare) -3000 E Realizzazione dei microtubi con fibra ad alta conducibilita’. 3.6 6) Protopizzazione di microtubi poltrusi non standard con fibre di carbonio a matrice termoplastica per geometrie variabili (c/o ditta olandese, da contattare)-3000 E. Realizzazione dell’end flange del Layer0 a raggio maggiore con microtubi piegati 3.6 Materiale per evoluzione supporti a microcanali ed end-flange layer 018.6 Materiale e realizzazione stampi e prototipo del supporto intermedio in materiale composito per ipotesi layout doppio layer pixel ibrido 2500 E 3 7) Materiale per realizzazione camicia esterna prototipo pipe in Peek/carbonio -3000 E (prototipi dopo simulazione )3.6 8) Materiale e test per test coating strato convettivi interni pipe Peek/Berillio- 2000 E (prototipi dopo simulazione )2.4 Realizzazione prototipi beam pipe 6 TOT MECC41.04

36 G. RizzoPreventivi SVT 2010 – P-SuperB – 20/7/200936 Richieste sblocco SJ – Inventario Sblocco SJ subordinato all’avanzamento del progetto e reperimento dei fondi restanti  condizioni verificate per sblocco su tutti gli items Bologna DTZ - 10kE SJ Scheda di interfacciamento tra DAQ e modulo prototipo di SVT –Nuove mezzanine schede EDRO per nuovi chip/modulo e upgrade schede EDRO a 80 MHz con cofinanziamento VIPIX-CSNV Pisa – 25kE SJ Tektronix LogicAnalizer+Pattern Generator (offerta corrente: 75 kE) Reperiti fondi per cofinanziamento: –18 kE su fondi PRIN Costantini PRIN Giorgi  gia’ acquistata scheda PG –32 kE restanti disponibili e accantonati fondi di sezione - Pisa. Torino – 2kE SJ Schede National Instrument per analisi stress meccanici e temperatura + Cavi/Connettori (tot 4.5 kE) –Cofinanziamento con fondi di sezione o ex 60% Universita’ Trieste – 8kE SJ Impulsatore per laser 4 kE  Fondi DTZ1 – 2009 Coordinatore TS Moduli VME per stazione test 5kE  Acquistati su fondi fine 2008 DTZ 1 Movimento micrometrico z per stazione test laser 8kE  da acquisire 8kE SJ Marzo 2009