PIXEL R&D NETWORK F.Forti Milano, 27/3/2013. Ieri oggi domani Da molti anni lavoriamo insieme in varie attività di R&D PRIN a partire dal 1999 Vari progetti.

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1 PIXEL R&D NETWORK F.Forti Milano, 27/3/2013

2 Ieri oggi domani Da molti anni lavoriamo insieme in varie attività di R&D PRIN a partire dal 1999 Vari progetti di Gruppo V (SLIM5 e VIPIX gli ultimi) R&D specifico per esperimenti HEP SuperB è stato un ulteriore elemento collante e focalizzante Risultati importanti e ruolo nell’ambiente Sviluppo (basato in Italia) sulle tecnologie piu’ avanzate Focalizzazione sul bleeding edge of technology piuttosto che sullo sviluppo di un sistema completo. Gruppo con esperienze ed expertise complementari A volte con troppi fronti aperti Riconosciuto e rispettato nell’INFN Prospettive future (una proposta) Mantenere per quanto possibile la collaborazione  valore aggiunto Impossibile la focalizzazione su un solo esperimento HEP Aprire ad applicazioni diverse ed arrivare ad un sistema completo “vendibile”

3 Riunione progresso e conclusione PRIN 2009 e VIPIX (mercoledi' mattina-pomeriggio) conclusione R&D su SuperB e prospettive future in Belle- II (mercoledi' pomeriggio - giovedi' mattina) PRIN/FIR presentati (giovedi’ mattina) prospettive per progetti di commissione 5 per il 2014 (giovedi' mattina - pomeriggio)

4 Agenda

5 Dal meeting del 2012 a Pisa https://agenda.infn.it/conferenceDisplay.py?confId=4500

6 Sistemi di rivelazione a pixel ad alta risoluzione spazio-temporale. Il progetto si propone di migliorare rispetto ai sistemi esistenti le prestazioni dei rivelatori a pixel per la tracciatura di particelle cariche in esperimenti di fisica delle alte energie, specificatamente in situazioni di elevato flusso di particelle, come per i layer interni di rivelazione del tracciatore di SuperB. Il miglioramento delle prestazioni richiede sia un aumento della velocità del sistema di rivelazione, sia una maggiore intelligenza del sistema per sopprimere il fondo, mantenendo però al minimo possibile la quantità di materiale degli strati di rivelazione. A tale scopo nel progetto verranno perseguite quattro principali linee di azione: 1) Miglioramento delle prestazioni dei sistemi a silicio (Monolithic active pixel systems o MAPS) in termini di velocità ed efficienza ed studio di fattibilità per l'uso di sensori intrinsecamente più veloci (diamante o sensori di silicio 3D). 2) Realizzazione di elettronica veloce e con funzionalità evolute nel pixel in processi CMOS 65nm e con integrazione verticale 3D in due strati in tecnologia 130nm. 3) Studio di architetture di readout avanzate della matrice pixel e di sistemi di acquisizione dati con possibilità di trigger di traccia basati su memorie associative per la riduzione ed ottimizzazione del flusso di dati. 4) Riduzione del materiale passivo del sistema di rivelazione attraverso lo studio di di sistemi di raffreddamento a scambio termico in transizione di fase in microcanali e la realizzazione di un bus sottile e flessibile in kapton e alluminio.

7 Evoluzione E’ passato molto tempo da quando abbiamo formulato il progetto Maggio 2010: proposta Luglio 2011: approvazione Settembre 2011: Ripartizione fondi 20 ottobre 2011: partenza ufficiale progetto 16 ottobre 2013: FINE UFFICIALE DEL PROGETTO Modifiche al piano di attività Alcune attività si sono comunque svolte Altre non si possono svolgere per mancanza di fondi Ci sono state comunque variazioni in cosa è interessante fare Definire nel piano di attività per completare il progetto Sinergie con altre proposte e attività

8 Rideterminazione

9 1. Miglioramenti delle prestazioni dei sensori per tracciatori a basso contenuto di materiale 1.1 Miglioramento delle prestazioni dei pixel CMOS MAPS. (PI, PV, TS) Fase I - Caratterizzazione in laboratorio della matrice 3D CMOS MAPS del progetto INFN VIPIX e studio di soluzioni specifiche per il miglioramento delle prestazioni dei sensori. Ottimizzazione e layout di strutture di test CMOS MAPS nel processo quadrupla well INMAPS. Progetto di un front-end analogico per MAPS in DNW in tecnologia INMAPS: sottomissione del chip. Progettazione di dispositivi diagnostici (tecnologia CMOS). Fase II - Ottimizzazione, layout e sottomissione di strutture di test migliorate 3D CMOS MAPS nel processo 130 nm Chartered/Tezzaron. Fase III - Caratterizzazione in laboratorio delle strutture di test con processo INMAPS. Studio delle soluzioni ottimali per la distribuzione di potenza in matrici di pixel. Fase IV - Caratterizzazione in laboratorio delle strutture di test 3D CMOS MAPS.

10 1. Miglioramenti delle prestazioni dei sensori per tracciatori a basso contenuto di materiale – cont’d 1.2 Studio di fattibilita' di un rivelatore veloce, con pixel a doppia faccia ad alta risoluzione spazio-temporale (PI, TS, PV, BG, BO) Fase I - Ottimizzazione layout sensore a diamante e acquisizione substrati. Definizione layout di rivelatori al silicio a struttura tridimensionale (3D). Progettazione dell'elettronica di lettura (risoluzione temporale). Predisposizione di un telescopio di riferimento da usare con cosmici (e/o su fascio). Fase II - Fabbricazione dei sensori al diamante e silicio 3D. Costruzione della PC board con amplificatori veloci per il sensore al diamante e per il sensore al silicio 3D. Fase III - Caratterizzazione del prototipo di rivelatore a pixel al diamante con alta risoluzione temporale con sorgente beta con acquisizione mediante oscilloscopio digitale. Setup di un telescopio di riferimento con quattro moduli a strip doppia faccia di silicio inserendo il sensore a diamante come device under test. Fase IV - Caratterizzazione dei sensori al diamante e silicio 3D con sorgente beta e mediante telescopio con cosmici. Test di irraggiamento. 1.3 Studi di fattibilità dell'integrazione verticale fra sensori a pixel ed elettronica di lettura. Fase III - Studio della possibilità di integrazione verticale tra chip CMOS INMAPS ed elettronica in processo CMOS 3D.

11 2. Realizzazione di elettronica veloce e con funzionalità evolute. 2.1 Ottimizzazione del front-end ad integrazione verticale. (PV, BG) Fase I - Definizione delle specifiche dell'elettronica di front-end in funzione delle caratteristiche dei sensori. Avvio della progettazione dell'elettronica in tecnologia CMOS 3D. Fase II - Completamento del progetto dell'elettronica di front-end dei pixel in un processo CMOS 3D sottomissione del chip con la matrice MAPS e con le strutture di test. Fase III - Fabbricazione del chip Fase IV - Test del chip CMOS 3D. Test di tolleranza alle radiazioni di circuiti di front-end 3D per pixel ibridi e di MAPS in DNW 3D. 2.2 Studio di fattibilità di elettronica veloce per timestamping ad alta risoluzione o tempo di volo. (PV,BG) Fase I - Definizione delle specifiche di progetto per l'elettronica di front- end per rivelatori ad elevata risoluzione temporale; Fase II - Integrazione della cella analogica nella matrice MAPS e delle strutture di test per misure di timing ad alta risoluzione Progetto di un canale ad alta risoluzione temporale in tecnologia CMOS 65 nm. Fase III - Fabbricazione del chip Fase IV - Test del chip CMOS 65nm.

12 3. Studio di architetture di readout e sistemi di acquisizione dati con possibilità di trigger di traccia. 3.1 Architetture di readout veloci per matrici di pixel. Fase I - Studio di architetture digitali per la lettura di matrici di pixels con le caratteristiche richieste in termini di risoluzione spaziale, temporale efficienza ed area coperta. Definizione delle caratteristiche. Fase II - Sviluppo dell'architettura di readout digitale. Simulazioni logiche estese dei chip ad alta risoluzione temporale. Sintesi di una architettura per una piccola matrice di test. Fase IV - Caratterizzazione dei chip ad alta risoluzione temporale e dei sensori al diamante.

13 3. Studio di architetture di readout e sistemi di acquisizione dati con possibilità di trigger di traccia. Cont’d 3.2 Sistemi di DAQ e tracciatura online (MI, BO, PI). Fase I - Analisi e definizione delle specifiche per il TSP. Sviluppo del sistema di Trigger/DAQ attualmente disponibile con il miglioramento del firmware e software esistente. Sviluppo di una scheda passiva di comunicazione tra scheda DAQ e Memoria Associativa. Fase II - Progettazione e costruzione del sistema hardware TSP. Test del sistema DAQ+Memoria associativa con eventuale post-processing delle tracce all'interno del sistema attuale (TSP locale). Integrazione nel sistema TDAQ delle schede per la misura dell'alta risoluzione temporale. Fase III - Test di funzionamento del sistema di trigger di primo livello. Integrazione nel sistema di Trigger/DAQ del TSP esterno. Test del sistema Trigger/DAQ con post-processing delle tracce all'esterno del sistema attuale. Fase IV - Test del sistema di tracciamento online e valutazione di ulteriori sviluppi del circuito di TSP.

14 4. Riduzione del materiale passivo del sistema di rivelazione. 4.1 Miglioramento delle prestazioni del sistema di raffreddamento (PI) Fase I - Design del sistema circuitale per scambio termico in transizione di fase e acquisto delle componenti del circuito idraulico-criogenico Fase II - Realizzazione delle sezioni di test - microcanali realizzati in materiale metacrilico trasparente/materiale vetroso, diametri idraulici da 2.5 a 0.3 mm Fase III - Test e misure dello scambio termico e delle variabili idrauliche per i diversi diametri idraulici dei campioni in materiale trasparente precedentemente realizzati Fase IV - Test e misure dello scambio termico e delle variabili idrauliche sui campioni in materiale composito in laboratorio TFD di Pisa per i diversi diametri idraulici 4.2 Riduzione del materiale per la trasmissione dei segnali (MI) Fase I - Analisi e definizione delle specifiche per il bus multistrato. Fase II - Progettazione del bus multistrato. Fase III - Completamento della costruzione del bus multistrato. Fase IV - Test del bus multistrato

15 Verifiche Fase I 1.1 - Sottomissione di un chip MAPS DNW in tecnologia INMAP 2.2 - Documento di specifiche per elettronica di front-end per rivelatori ad elevata risoluzione temporale 3.1 - Documento di specifiche delle architetture di readout digitale Fase II 1.2 - Viene eseguita la metallizzazione dei substrati di diamante. 2.1 - Sottomissione di piccola matrice ottimizzata in tecnologia CMOS ad integrazione verticale 3.1 - Test congiunto DAQ + memoria associativa con latenze inferiori a 1us. 3.2 - Il codice VHDL dell'algoritmo di TSP e' completato ed e' prodotto il circuito stampato con TSP Fase III 1.2 - Acquisizione di forme d'onda di eventi con sorgente beta su rivelatori a diamante connesso a singoli canali di elettronica veloce (1ns). 2.2 - Sottomissione di chip di front-end per rivelatori ad alta risoluzione temporale in tecnologia CMOS 65nm. 4.1 - Si controlla la fase di ebollizione in campioni di materiale trasparente con diametro fino a 0.3 mm Fase IV 1.1/2.1 - Si effettuano i test sulle matrice MAPS INMAPS e 3D, con una ENC 95%. 2.2 - Si effettuano i test sull'elettronica CMOS a 65nm, mostrando la possibilità di una risoluzione temporale migliore di 10ns. 3.2 - Il sistema completo di tracciamento online viene testato con i cosmici mostrando la capacità di identificare le tracce. 4.2 - Viene prodotto e testato il prototipo di bus multistrato.

16 Risultati attesi Lo scopo di questo progetto è il miglioramento delle prestazioni dei sistemi a pixel per ambienti ad alta rate di particelle e richieste di basso contenuto di materiale. Le varie linee di azione del progetto permettono significativi avanzamenti dello stato dell'arte nel campo dei rivelatori di tracciatura per fisica delle particelle ed offrono possibilità applicative in settori diversi. Gli aspetti piu' significativi sono i seguenti: 1) L'ottimizzazione dei dispositivi a pixel monolitici, offrendo sistemi che possano contemporaneamente avere un'elevata velocità di lettura, una elevata efficienza, una buona risoluzione temporale, e con un basso contenuto di materiale permetterà un miglioramento molto significativo delle prestazioni dei sistemi di tracciatura per gli esperimenti alle future macchine acceleratrici. La riduzione di materiale derivante dallo sviluppo dei sistemi di raffreddamento evaporativi e dei sistemi di trasmissione a bus sottile, permetteranno di sfruttare a pieno i vantaggi della riduzione di materiale nei sensori, che sarebbero invece vanificati dall'utilizzo di tecnologie piu' tradizionali.  Sicuramente SI – sovrapposto con SuperB  Da capire fin dove possiamo arrivare nell’ambito PRIN 2) La possibilità di utilizzare rivelatori ad alta velocità (ad es. diamante), con lettura sulle due facce per effettuare una discriminazione temporale rappresenta una idea innovativa nel campo dei rivelatori a pixel. E' direttamente applicabile alla soppressione dei fondi irriducibili in ambiente SuperB, ma può essere applicato anche alla misura del tempo di volo per esperimenti di fisica nucleare oppure in fisica biomedica.  Assolutamente da provare – Elemento innovativo  Probabilmente con tempi di integrazione piu’ lunghi ? `

17 Risultati attesi 3) Lo sviluppo di elettronica di front-end veloce e a basso rumore in processi molto scalati o con integrazione verticale apre nuove possibilità di integrare maggiori funzionalità nei pixel ed accrescere significativamente le capacità del sistema di rivelazione e la velocità di risposta.  Sicuramente SI – sovrapposto con SuperB  Questione 65 nm 4) La possibilità di realizzare un trigger di traccia con elevata precisione permette di migliorare in maniera importante il rapporto segnale/fondo nella selezione di eventi rari. In futuro le varie funzioni studiate in questo progetto potranno essere compattate in un singolo chip con grandissimi vantaggi di tempo, ingombro e consumo. Infatti la memoria associativa divide naturalmente il gigantesco unico problema di trovare le tracce in un rivelatore complesso in tanti problemi molto piu' semplici che possono essere risolti in parallelo da processori indipendenti. Il problema semplificato consiste nel trovare e ricostruire con la massima risoluzione del silicio le tracce dentro ai “semi”,cioè le candidate tracce a bassa risoluzione trovate dalla memoria associativa.  Più complesso – da discutere.  Avevamo deciso di ridurre l’attività. Cosa possiamo dire su questo ?