G. RizzoAttivita’ 2009 in GRI per SuperB-SVT - 18/6/20081 Attivita’ finalizzate alla stesura del TDR in 2-3 anni R&D sulle 3 opzioni per Layer 0: –CMOS.

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1 G. RizzoAttivita’ 2009 in GRI per SuperB-SVT - 18/6/20081 Attivita’ finalizzate alla stesura del TDR in 2-3 anni R&D sulle 3 opzioni per Layer 0: –CMOS MAPS per dimostrazione fattibilita’ di modulo multichip con specifiche SuperB (~tutte le sezioni coinvolte) –Pixel ibridi: indagine sulla possibile riduzione del pitch in chip esistenti (PV) e del materiale supporto/cooling (MI,TO) per target Layer0-SuperB –Continuazione attivita’ Striplets (TS) Layer esterni: valutazione chip lettura FSSR2 (PV,TS) e “ibrido intelligente” (TS) –Interesse di gruppi non italiani al design dei layer esterni Meccanica: Layer0, supporto di SVT, beam-pipe. (PI,TO, MI) Simulazione: background, fast simulation per ottimizzazione layout SVT (PI) Attivita’ 2009 in GRI per SVT-SuperB Sezioni: Bologna, Milano,, Pavia, Pisa, Roma III, Torino, Trieste

2 G. RizzoAttivita’ 2009 in GRI per SuperB-SVT - 18/6/20082 Sviluppo di modulo multichip MAPS: dimostrazione di fattibilita’ per Layer0 Assemblaggio meccanico del modulo/saldatura (PI) Test termici lab termofluido. (PI) Test elettrici: catena d’acquisizione con EDRO modificata (BO,PI) Danno da radiazione MAPS (PV) Modulo prototipo di dimensioni ridotte ma con funzionalita’ elettriche e supporto meccanico/cooling vicino alle specifiche per SuperB –2-3 chips MAPS ~ 128x128 area chip ~ 60 mm2 di cui 40 mm2 attivi (architettura tipo APSEL4D) –PV/BG, PI, BO, interesse Roma III –connessi su un bus multistrato (stile ALICE pixel bus) (MI, TS) –Ibrido “intelligente” con FPGA (  ASIC in futuro se necesario per rad. Hardness) per implementare buffer locali (in attesa LV1 trigger), smistamento dati verso DAQ. In prospettiva simile sviluppo per ibrido con FSSR2 per striplets e layer esterni. (MI, TS) –Montati su supporto meccanico in fibra di carbonio con cooling integrato con microcanali. Realizzazione delle varie componenti nel 2009, inizio assemblaggio e test in lab fine 2009. Possibile testbeam nel 2010.

3 G. RizzoAttivita’ 2009 in GRI per SuperB-SVT - 18/6/20083 Meccanica per SVT Realizzazione supporto in fibra di carbonio con cooling integrato con microcanali (monofase) per prototipo modulo MAPS (PI) Valutazione di sistema di cooling bifase per Layer0 (MI) Studio supporto e cooling per pixel ibridi con struttura a fibra di carbonio e schiuma conduttiva (TO) Design delle flange di interfaccia per moduli Layer0 (PI) Design del supporto meccanico di SVT in stretta interazione con il design della zona d’interazione (M. Sullivan-in corso di definizione) (PI, TO) Design della beam pipe (PI)

4 G. RizzoAttivita’ 2009 in GRI per SuperB-SVT - 18/6/20084 Prima stima FTE/richieste SVT SistemaSedeFTECons. (KE) INV (KE) SVT BO-DTZ ?1.310.0 Milano3.186.010 Pavia3.027.0 Pisa6.0146.070 RomaIII-DTZ0.3 Torino_BBR?35.04 Trieste2.927.011 TOT 16.6331.095 120 kE chip MAPS, 65 kE LogicAnalizer+PG 20 kE irraggiamento FPGA commerciali +15 kE FPGA rad-hard ~25 kE cooling bifase 20 kE chip MAPS (era SJ nel 2008 si chiede nel 2009) 25 kE per supporto SVT Siamo gia’ a buon punto nella definizione delle attivita’ ma le richieste vanno ancora un po’ digerite/armonizzate.

5 G. RizzoAttivita’ 2009 in GRI per SuperB-SVT - 18/6/20085 Backup

6 G. RizzoAttivita’ 2009 in GRI per SuperB-SVT - 18/6/20086 Layer 0 a MAPS per SuperB Con 2 mezzi moduli (unita’ elettriche)/modulo con 8 chips MAPS 256x128 (o 4 chips 256x256) connessi su un bus multistrato Al/kapton collegato ad un ibrido “intelligente” (FPGA  ASIC per gestione dati/buffer) I mezzi moduli sono doppia faccia per coprire le zone morte del chip MAPS (area non trascurabile) ~ 100 mm 8 moduli (unita’ meccaniche con supporto con cooling integrato a microcanali) ~ 100x13 mm2 nell’area attiva. ~13 mm Mezzo modulo ibrido Al bus MAPS chips Supporto con Cooling integrato

7 G. RizzoAttivita’ 2009 in GRI per SuperB-SVT - 18/6/20087 Opzione a Striplets per Layer0 Opzione baseline per Layer0 nel CDR –design di massima per modulo e flange di supporto realizzato. Mantenere attiva l’opzione e’ importante. Rivalutazione dei limiti di questa opzione con lettura FSSR2 (esiste modello verilog del chip) Gia’ nelle richieste finanziarie del 2008: –Investigate the Al microcable for the connections striplets/FE chips (TS) assegnati –Build a mechanical prototype module with striplets from CDR design (TO) assegnati –Build a mechanical prototype of the end-flange for L0 striplets (PI) cancellati nel 2008 STRIPLETS R&D