10 Mev e S(e)-S(mu) = 30-40 % DS(mu)/S(mu) = 5-70 % Streamer.

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1 10 Mev e S(e)-S(mu) = 30-40 % DS(mu)/S(mu) = 5-70 % Streamer

2 HARDROC Technology0.35µ SiGe Packages available Naked TQFP160 Detector compliant PMT, MAPMT, SiPM, µmegas, RPC Optimized forRPC Number of channels 64 Kind of measurement Threshold, Charge Outputs 1 digital formatted output, 1 mux charge (analogue) Input PolarityNegative

3 Elettronica di readout e processamento Ogni RPC è istrumentato con circa 250 pixel di lettura. L ’ elettronica di front-end viene gestita da chip HARDROC [1] che gestisce 64 canali con preamplificatore veloce a bassa impedenza (guadagno variabile a 8 bits per canale) shaper lento (50-150 ns) con track and hold per fornire un segnale multiplexato in carica fino a 15 pC fast shaper seguito da discriminatori per trigger (da 10 fC fino a 10pC); le soglie sono settate da un DAC a 10 bit I parametri per la gestione del chip (gain, soglie ecc) sono configurati attraverso uno Slow Control. L’elettronica di acquisizione prevede due livelli, uno contenente i chip HARDROC per l’elettronica di front-end assieme alla parte per la sua gestione e l’altro contenente l’acquisizione e/o processamento on-line. Una scheda di front-end che alloggia 4 chip HARDROC è schematizzata nella figura sotto I segnali provenienti dal rivelatore viaggiano su cavi ad alta integrazione (SAMTEC). La scheda gestisce i segnali di fast shaper per il trigger dei 4 chip spedendoli ad una logica di global trigger per l’eventuale acquisizione dell’evento. Ogni canale di HARDROC prevede un ADC per la conversione garantendo così la parallelizzazione dei 4 canali. Il segnale di acquisizione dell’evento determina la digitizzazione e la successiva lettura dell’ADC. I dati sono momentaneamente scritti in una o più fifo interna alla FPGA e poi trasferiti al livello superiore per archiviazione e/o processamento.