P-SuperB-SVT Attivita’ e finanze 2010 Attivita’ e richieste 2011

Presentazione sul tema: "P-SuperB-SVT Attivita’ e finanze 2010 Attivita’ e richieste 2011"— Transcript della presentazione:

1 P-SuperB-SVT Attivita’ e finanze 2010 Attivita’ e richieste 2011
Frascati 9 Luglio 2010 Giuliana Rizzo Universita’ & INFN Pisa G. Rizzo P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010

2 The SuperB Silicon Vertex Tracker
BaBar SVT 5 Layers of double-sided Si strip sensor Low-mass design. (Pt < 2.7 GeV) Stand-alone tracking for slow particles. 97% reconstruction efficiency Resolution ~15μm at normal incidence 40 cm 30 cm 20 cm Layer0 old beam pipe new beam pipe SVT SuperB SVT based on Babar SVT design for R>3cm. BUT: Reduced beam energy asymmetry (7x4 GeV vs. 9x3.1 GeV) requires improved vertex resolution (~ factor 2 needed) Layer0 very close to the IP (R~ 1.5 cm) with low material budget Layer0 area 100 cm2 Background levels depends steeply on radius  Layer0 needs to have fine granularity and radiation tolerance Bp p decay mode, bg=0.28, beam pipe X/X0=0.42%, hit resolution =10 mm Dt resolution (ps) Layer0 subject to large background and needs to be extremely thin: > 5MHz/cm2, > 3MRad/yr, < 1 %X0 G. Rizzo P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010

3 SuperB SVT Layer 0 technology options
Striplets option: mature technology, not so robust against background occupancy. Marginal with back. track rate higher than ~ 5 MHz/cm2 Moderate R&D needed on module interconnection/mechanics/FE chip (FSSR2 or new chip) Hybrid Pixel option: viable, although marginal. Reduction of total material needed! Reduction in the front-end pitch to 50x50 μm2 with data push readout (developed for DNW MAPS)  FE prototype chip (4k pixel, ST 130 nm) now under test. CMOS MAPS option: new & challenging technology. Sensor & readout in 50 μm thick chip! Extensive R&D (SLIM5-Collaboration) on Deep N-well devices 50x50μm2 with in-pixel sparsification. Fast readout architecture implemented CMOS MAPS (4k pixels) successfully tested with beams. Thin pixels with Vertical Integration: reduction of material and improved performance. Two options are being pursued (VIPIX-Collaboration) DNW MAPS with 2 tiers Hybrid Pixel: FE chip with 2 tiers + high resistivity sensor Complexity Sensor Digital tier Analog tier Wafer bonding & electrical interconn. G. Rizzo P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010

4 P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010
Layer0 Strategy Plan Striplets baseline option for TDR: Better physics performance (lower material ~0.5% vs 1% hybrid pixel, MAPS or thin hybrid pixel in between but not yet mature!) Upgrade to pixel (Hybrid or CMOS MAPS), more robust against background, foreseen for a second generation of Layer0 (1-2 yrs after t0) SVT Mechanics will be designed to allow a quick access/removal of Layer0 ~10% better ~20% more Luminosity G. Rizzo P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010

5 P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010
Attivita’ SVT per TDR Sezioni: Bologna, Milano, Pavia, Pisa, Roma III, Torino, Trieste Layer0 Striplets (per baseline): indagine sul chip di lettura FSRR2 (PV+TS), utilizzo altri chip esistenti o sviluppo nuovo chip (PV) Prototipo modulo a striplets: Sensori (TS), Fanout multistrato (MI+TS), HDI (MI+TS), support & assembly (PI) Pixel (per upgrade) (tutte le sezioni coinvolte): Hybrid Pixels: sviluppo chip di FE pitch 50x50 um connesso con matrice di pixel su alta resistivita’. Realizzazione e test di prototipo modulo pixel multichip con specs SuperB Continua R&D su pixel sottili (CMOS MAPS e thin hybrid pixels con integrazione verticale) in VIPIX-CSN5 Layer 1-5 a strip : Design componenti moduli: sensori (TS)+fanout(MI+TS), valutazione chip lettura (PV+TS), “ibrido” (MI+TS) Meccanica: Light support/cooling for Layer0 modules & cooled beam-pipe design (PI), Layer0 support & quick removal procedure for Layer0 (PI+SLAC), External layers Module design + SVT Mech. Support (PI+TO) Off Detector electronics (MI) and DAQ Development (BO) Simulazione: Background (FullSim) (PI) – Det. Optimization (FastSim) (PI+TS) Update sugli item segnati G. Rizzo P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010

6 Dove siamo arrivati nel 2010
G. Rizzo P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010

7 Layer0 radius vs technology
Update on background: Hit rate vs Layer0 radius from pairs production depends strongly on sensor thickness: on thick sensor larger cluster width for low momentum tracks with large crossing angle Large difference for thin pixels (50 um) and striplets (200 um) Hybrid pixel with 200 um sensor will be like striplets, unless thinner sensor can be used Sustainable background hit rate (radius) depends on technology: striplets vs pixel area and readout chip. Development of thin pixel chip readout architecture continue: data push and triggered with target = 100MHz/cm2 (safety x5 included) with timestamp 100 ns.  R~1.3cm Still to demonstrate: scaling to large matrix, rad hardness for MAPS, Assumed 10% occupancy hard limit for striplets (40MHz/cm2x5safety, timewindow-50 ns,, area_striplets~10-2 cm-2)  R~1.6 cm BUT need a readout chip for striplets fast enough for this rate (next slide) G. Rizzo P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010

8 Readout chip for striplets/strips
Evaluate efficiency of FSSR2 readout chip (striplets) vs rate (PV): Verilog simulation results not very encouraging! Need to interact with Fermilab designers to understand if this is a real issue and in case if modification to digital part are possible. FSSR2 characterization in lab continue in Trieste Shadowing due to analog response gives inefficiency: channel dead time ~ 4xshaping time  Effi= 1/(1+Occu) ~ 83% with 25 ns. FSSR2 has a minimum shaping time of 65 ns  redesign of the analog part is necessary. Started to investigate alternative option for striplets readout chip. We may consider using a triggered architecture instead of a data push one ATLAS-SCT chip (80 um pitch) can deal with a 2% occupancy (25 ns time slice) Design of a new chip for striplets might be needed! 20 Hit rate (MHz/cm2) Readout chip for striplets/strips Analog cell design (PV) If need to design a new chip involvement of new groups is mandatory for the digital part (Fermilab?) Evaluate readout needs for the external layers: long shaping time ~0.4-1 us needed to get reasonable S/N. (20-26) FSSR2 can be modified but with the data push architecture implemented the time window needs to be > 1 us (problems with background tracks) Started to investigate alternative options for long strip readout chip. Probably need to have triggered architecture. G. Rizzo P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010

9 P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010
R&D on hybrid pixels Front-end chip for hybrid pixel produced (32x128, 50 um pitch) Data push readout architecture optimized with target rate (100 MHz/cm2) for full chip size (~1.3 cm2) VHDL readout efficiency > 60 MHz RDclock Space time coordinates with time granularity 1 us Preliminary lab tests in fair agreement with simulation FE chip first results Pixel sensor matrix produced and tested good quality (FBK): N-on-N: P-spray isolation on n-side, p implant on the back side Wafer thickness: 200 mm (FZ, HR Si) FE chip + sensor matrix bump-bonding IZM Berlin (cost higher than expected) test in lab.in Autumn G. Rizzo P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010

10 P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010
R&D on thin pixels 0.5 MIP DNW MAPS Efficiency vs. threshold 100 m thick 300 32x128 pix - 50 mm pitch CMOS MAPS (SLIM5VIPIX): Single layer DNW MAPS well advanced: 4k pixel matrix with data push readout succesfully tested with beams in 2008 New cell and irradiated DNW MAPS (10Mrad) tested with beams in 2009 Improvements (collection efficiency & readout performance) with 3D MAPS: vertical integration of 2 CMOS layers First prototypes available in Sept. (e-) M1 - chip 8 not irradiated M1 chip 10 Mrad Development of readout architecture for 3D pixels continue (3D MAPS & 3D FE chip for Hybrid Pixels in Dec- VIPIX): lettura ordinata temporalmente, rimozione del MP e storing nel pixel del timestamp Data push and triggered mode in the same chip! Triggered option reduces pixel module complexity (lower speed for links & less material for pixel bus) Efficiency Simulation of the new readout Architecture Data Push, No Macropixel update THR < 4 s Noise Not feasible Thr. e- G. Rizzo P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010

11 CMOS MAPS con integrazione verticale
Primi dispositivi MAPS realizzati su 2 layers (analogico/digitale) run Chartered/Tezzaron 130 nm in produzione  risultati Autunno 2010 (VIPIX) Apsel-like test structures (analog tier) – PI,PV/BG Apsel-like 8x32 matrix (analog tier) – BO,PI,PV/BG Apsel-like 8x32 matrix (digital tier) Apsel-like test structures (digital tier) 3D Digimaps (digital tier) 3D Digimaps (analog tier) – Roma3 2D test structure – Roma3 5.5 mm 6.3 mm 6.3 mm Multilayer sensor - PG G. Rizzo P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010 Multilayer sensor

12 Pixel Module Interfaces
Pixel Bus Protoype measurements:  confirm a typical impedance of ~ 60 Ohm  crosstalk higher than estimated ~10 %  measurements performed on various samples with same results  frequency response (signal up to 200 MHz, on individual lines) are promising at full BUS lenght ~ 10 cm Design HDI and Transition Card for Layer0 striplets (baseline) and pixel (upgrade) Re-use for ext. layers Deserializer, data organizer and SRAM buffer can be integrated in the same IC Rad-hard design has recently started using 130 nm IBM CMOS technology Rad-hard serializer LOCs1, at 5 Gbps 16:1 (by SMU, Dallas) → in Milano very soon, to be tested G. Rizzo P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010

13 Light pixel module support & cooling
Light support with integrated cooling needed for pixel module: P~2W/cm2 Carbon Fiber support with microchannel for coolant fluid developed in Pisa: Total support/cooling thickness = 0.28 % X0 full module, 0.15% X0 net module Thermo-hydraulic measurements in TFD Lab: results within specs Peek tube 12.8 mm 700 mm Full Module C = 0.28% C0 700 mm 700 mm Net Module C = 0.15% C0 Carbon Fiber Pultrusion Grande interesse e riscontri molto positivi in tutta la comunita’ per gli sviluppi sul cooling a microcanali! G. Rizzo P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010

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SVT Mechanics Good progress on mechanical beam pipe design & integration of Layer0 modules on cooled flanges Next: conceptual design for quick removal of Layer0 F.Bosi-M.Massa G. Rizzo P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010

15 P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010
Piano di lavoro: YR1 TDR preparation ( ) YR2-5 Construction phases: YR2 Design & prototype (da meta’ 2011) YR3-4 Procure and Fabricate (+test) YR5 Module Assembly & Detector Assembly YR6 Commissioning Attivita’ HW SVT 20102011 2010 2011 Caratterizzazione in lab chip+sensore pixel ibridi Assemblaggio e test prototipo modulo pixel multichip con chip+sensore+bus+supporto/cooling Studi sui links (Coll. con NA) Realizzazione prototipi meccanici: supporti Layer0 a pixel + Beam Pipe + end flanges Continua R&D su thin pixel 3D (VIPIX) Prototipizzazione componenti detector electronics & DAQ Sviluppo canale analogico per chip di lettura striplets & strip. Realizzazione prototipo modulo a striplets con appoggio su flange fredde accoppiate alla beam pipe Realizzazione prototipo meccanico archi layer esterni Prototipo struttura supporto CF layer esterni Testbeam CERN Sett 2011: pixel ibridi & MAPS 3D pixel module, striplets module G. Rizzo P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010

16 P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010
L0 Pixel Module Prototype Pixel Module: 3 chips bump bonded on 1 sensor matrix + support with microchannel cooling + Al pixel bus + testbaord: Acquisto componenti Assemblaggio/bonding a Pisa Test in collaborazione PI-MI-BO-RMIII G. Rizzo P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010

17 Produzione (67kE-2010) & test (18kE 2011) modulo pixel
Al bus (7 strati) 22kE disegno (MI) quasi pronto. Realizzazione (CERN): tempi (20 weeks?) costi Acquisto altri chip FE4D: 8 kE offerta da CMP Interconnessione con bump bonding (IZM) 3 chip + sensore unico: 30 KE IZM (tempi 2 mesi) (offerta 12kE-40kE per 2-8 sensori): 6 prototipi necessari Assemblaggio Modulo (Pisa): 7kE Procedure in corso di definizione Il test elettrico iniziale verra’ fatto su chuck raffreddato non sottile Test elettrico successivo dopo incollaggio su supporto con cooling Realizzazione Jigs per incollaggio sensore con bus Al, saldatura modulo, incollaggio modulo su supporto con cooling (5 tipi di jigs 7kE) Test modulo costi nel 2011 Testboard con FPGA (MI) - PG/LA (PI) , EDRO (BO) La testboard integra ex testboard Morsani (single chip) + funzionalita’ PG/TLA & EDRO su FPGA (11kE MI – 3 kE PI-4kE RomaIII)) Definizione procedure di test 2010 realizzazione testboard e test nel 2011 G. Rizzo P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010

18 Realizzazione Prototipi (2010) Layer0 + Beam Pipe
Supporto microcanale con rastremazione Z-piece con prototipizzazione rapida Supporto Modulo microcanali + z piece per test termoidaulico Beam pipe con cooling lega leggera End flanges 1 2 4 3 5 G. Rizzo P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010

19 Costi prototipi meccanici 2010 – 15 kE
Supporto microcanale con rastremazione Deformazione elastica (1kE) & realizzazione con processo termoplastico (5kE) Z-piece con prototipizzazione rapida (1kE) Supporto Modulo microcanali + z piece per test termoidaulico (maschere incollaggi 2kE) Beam pipe lega leggera 6kE Posizionamento di precisione del modulo rispetto alle flange (boccole di alta precisione incollate allo z piece sotto CMM) 0.5 kE Realizzazione end flanges 4kE gia’ finanziati 2010 G. Rizzo P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010

20 Integrazione richieste finanziarie SVT 2010
Per completare attivita’ 2010 SVT necessari 92kE consumi Integrazione costi bump-bonding IZM singoli chip + matrice 5 kE PV. Realizzazione pixel module 67 kE Al BUS 22 kE MI Chips addizionali 8 kE PI Bump-bonding 30 kE PI Jigs per assemblaggio 7 kE PI Prototipi meccanici 15 kE PI Test sui links 5 kE MI Probe 16 ch 300 MHz per PatternGen. 6 kE INV (PI) Missioni nelle diverse sedi G. Rizzo P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010

21 P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010
Dettaglio richieste 2011 G. Rizzo P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010

22 Layer 0 striplets design
(Lab.) Geometrical acceptance: 300 mrad both in FW and BW sides Distance from the i.p. : R=15 mm U V 12.9 mm 97.0 mm Choosing an Octagonal shape: - Module active area = 12.9 x 97.0 mm2 (includes 4% area overlap for alignment) - double sided Si detector, 200 mm thick with striplets (45o w.r.t det. edges) readout pitch 50 mm - multi-layer fanout circuits (similar to SVT modules, z side) are glued on each sensor, connecting Si strips to Front End Electronics (fanout extends twice wider than the detector, to allow a minimum of 50 mm between metal traces). - In a module needed 2 fanouts/side ! Readout Right Readout Left z HDI Si detector 1st fanout, 2nd fanout r= 15 mm G. Rizzo P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010 Conceptual design module “flat”

23 Realizzazione Prototipo Modulo Striplets
Need to revisit CDR design with new radius (sensor dimension, # of chips for readout…) Module for electrical test will have a prototype HDI with FSSR2 (not final dimensions/chips) and could be flat 11kE Sensore (TS con finanziamenti esistenti), fanout multistrato (MI-6kE), ibrido per FSSR2 (MI 5kE -PV-TS ), Assembly (PI) Mechanical striplets module with final shape (bent) will be assembled in Pisa (10kE) jigs incollaggi Sensore, fanout, ibrido meccanico (3kE), supporto in composito (2kE) Jigs piegatura modulo (2kE) Flange raffreddate per Layer0 a striplets (3kE) G. Rizzo P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010

24 Prototipo di archi per Layer esterni
Ingegnerizzazione e design Jigs per realizzazione archi con nuovo design SuperB Realizzazione prototipo Costi: 10KE materiali per realizzazione maschere, jigs, ribs (PI) Fanout 6kE (TS) Attrezzatura per assemblaggio di precisione moduli a Pisa 8kE INV sistema per microdispensing di colla Microdrop Technologies 2kE integrazione SW per gestione grafica Gantry. G. Rizzo P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010

25 Prototipizzazione on/off detector electronics (MI)
CONSUMO kE Prototipo HDI( layer 0) 10 Prototipo HDI (layer esterni) Test set-up HDI 3 Tail (comune a piu' layers) 5 Test set-up Tail 2 FGA based set-up (Tx & RX) Custom design 8 IP blocks Fanout (layer0) Test set-up Fanout Optical Package Cavi vari SMA per link test 1 Micro power cables + connettori power 4 Componenti Vari Software per DSA 8200 (80SICMX) 18 Total 78 Inventariabile kE Pattern generator (PG3A) 21 N6705A DC Power Analyzer 8 N6705A DC Power Modules 3 Total 32 HDI 23kE Tail 7 kE Testboad for Module 11kE Fanout 8kE Comp. Transition Card & cables 11 kE SW Signal Integrity 18 kE G. Rizzo P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010

26 Prototipi DAQ board per SuperB - BO
Clear roles of these boards: Provide an interface for chip programming Data reading (push/pull modes) Handling of trigger information Chip synchronization SVT-wide Known pieces to implement: Clock reception and distribution (details?) 12x1 Gbit/s and 2x2.5 Gbit/s optical links onboard Storage memory (>128 Mbytes) for event handling Prototipo scala reale FEB board Da capire cosa deve ancora essere definito a livello di esperimento (L1, FTCS, ECS) Soluzioni condivise per i link ottici vs DAQ? “Planning in the large”: adattabilità a diverse esigenze di F.E. (FSSR2/3, InMAPS, FE4D…) Costo stimato 2 prototipi (12+2 links): 13 kE G. Rizzo P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010

27 P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010
Attivita’ a Trieste 2011 Partecipazione alla realizzazione di un (mezzo) modulo striplets: - Design, procurement, test sensori - Test ibridi con FSSR2 - Design e test fanout sottili Al su polyimide Progetto dei layer esterni (sensori, fanout) per il TDR: Design geometria escelta tecnologia per sensori, fanout Contributo alla valutazione chip di front-end Partecipazione al beam test 2011: Responsabilità del telescopio di fascio e striplets G. Rizzo P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010

28 P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010
Attivita’ a Torino 2010 Design dei moduli dei layer ext con la nuova geometria e meccanica di supporto di SVT. Richieste finanziarie per acquisto CF 8 kE per prototipi coni di supporto e ribs 5kE Lavorazioni meccaniche per testbeam 5 kE G. Rizzo P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010

29 P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010
Testbeam CERN 2011 Preparazione - Test di sistema (a Bologna) 10 kE (~60 gg MI, ~30 notti, ~30 viaggi,alcuni per trasporto materiale): Montaggio/tests/smontaggio: tavolo: 2 viaggi x 2x2 gg Telescopio(calibrazioni): 2 viaggi x 2x3 gg MAPS/hybrid(calibrazioni): 3 viaggi x 4x2 gg AM: 2 viaggi x 2x2 gg Integrazione: 4 x1x1 gg (alla luce dei test-beam passati) 10 mu : 2 weeks 3 +1 tec DAQ (BO); 2+1 tecTelescopio (TS); 5 (PI-PV-MI-RM)+1tec MAPS/hybrid/module; 1 AM (PI); 1 Analisi (PI); 1 (PI) GLIMOS/RunCoo/PS, Tavolo 1+1tec (TO) G. Rizzo P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010

30 Sommario richieste finanziarie SVT 2011
Realizzazione Testboard e test Modulo a Pixel (18kE cons. +6 INV) La testboard integra ex testboard Morsani (single chip) + funzionalita’ PG/TLA & EDRO su FPGA (11kE MI – 3 kEcons + 6 kE inv. PI-4kE RomaIII)) Realizzazione e test prototipo modulo a striplets con “ibrido” con FSSR2 (per ora) (11kE cons.) Sensore (TS con finanziamenti esistenti), fanout multistrato (MI-6kE), ibrido per FSSR2 (MI 5kE-PV-TS) Assemblaggio/bonding a Pisa. Test a TS/MI/BO Realizzazione prototipo meccanico modulo a striplets con appoggio su flange fredde accoppiate alla beam pipe (PI)- 10kE cons. Prototipo struttura di supporto fibra di carbonio con integrazione pipes per cooling per HDI per layer esterni (TO ~ 13 kE cons) Fanout (6+3) & tails (5) layer esterni (TS) 14 kE Realizzazione prototipo meccanico archi layer esterni (PI) 12 kE cons + 8 kE inv. Prototipizzazione componenti on/off – detector electronics (MI) 60 kE cons. 18 SW + 32 INV DAQ Boards (BO) 13 kE Sviluppo chip per lettura striplets & strip (richiesta per primo prototipo canali analogici) (PV) 20 kE Testbeam nel 2011: MI (10kE) - ME (40kE) - Cons (10 kE) G. Rizzo P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010

31 Missioni SVT –2011 ME: Testbeam 41.5 kE + 19.5 kE Milano – 7 kE
Contatti Dallas (LOC-Serial.) 3 kE TB CERN 2kE (0.5 mu) Pisa – 23 kE Contatti Ingegneri –SLAC design beam –pipe/SVT: 5 kE Contatti ditte esterne: 4 kE TB CERN 14 kE (3.5 mu) Pavia/Bergamo – 9 kE Contatti ingegneri FNAL per sviluppi chips 5 kE TB CERN 4kE (1mu) Torino – 8 kE TB CERN (1 mu) 4kE kE trasporti Contatti ing SLAC 2.5 Trieste – 6 kE TB CERN (1.5mu) Roma III DTZ – 2 kE TB CERN (0.5 mu) Bologna DTZ – 8 kE TB CERN (2 mu) MI: Testbeam setup 10kE+12kE Milano – 4 kE Contatti ingegneri elettronici con altre sedi, SVT+ Na (test setup high speed clock) 3 kE Testbeam setup a Bologna 1 kE Pisa – 7 kE Contatti ingegneri meccanici e ditte 2kE Testbeam setup a Bologna 5 kE Pavia/Bergamo – 3 kE Contatti sviluppo modulo a pixel Torino – 3 kE Contatti ingegneri mecc e esperti macchina 2 kE Preparazione testbeam a BO 1kE Trieste – 2 kE TB setup a Bologna Roma III DTZ – 1 kE TB setup a Bologna Bologna DTZ – 2 kE Contatti sviluppo pixel module G. Rizzo P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010

32 P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010
SVT - Richieste 2011 MI(KE) ME (KE) Consumi (KE) INV (kE) Sistema Sede FTE Rich . SVT BO-DTZ 1.2  2 8.0 13.0 Milano 2.2 4 5.0 78.0 32 Pavia 4.3 3 9.0 20.0 Pisa 7.6 7 23.0 36.0 8 RomaIII-DTZ 0.2 1 2.0 3.0 Torino 0.8 18.0 Trieste 3.1 2 6.0 14.0 TOT 19.4 22 61.0 182.0 40.0 Testbeam 2011: MI 10kE – ME 41kE G. Rizzo P-SuperB –SVT Attivita’ e Richieste 2011 – 9/7/2010