Digitizer ReAdout Controller - DIRAC Status report

Presentazione sul tema: "Digitizer ReAdout Controller - DIRAC Status report"— Transcript della presentazione:

1 Digitizer ReAdout Controller - DIRAC Status report
F.Spinella INFN Pisa Meeting referee Mu2e

2 Waveform Digitizers (DIRAC) x8
Calorimeter Electronics Scheme Disks x2 Crate x10 Waveform Digitizers (DIRAC) x8 FEE x10 / board (MPPC x2 / FEE) CsI Crystal CsI Crystal ADC ADC FPGA ADC ADC DC/DC ADC ADC DC/DC ADC ADC DC/DC ADC ADC F. Spinella

3 Dirac V1 Flash ADC Canali Ambiente ostile: 12 bit @ 200 MHz
680 cristalli /disco x 2 x 2 → 2720 canali 20 ch/scheda → 2720/20 → 136 schede (160 prodotte) Ambiente ostile: Radiazione ionizzante Neutroni Campo magnetico Vuoto Manutenzione difficile … F. Spinella

4 Dirac V1 (11/2017) F. Spinella

5 DIRAC V1 - Gbit mezzanine (12/2017)
F. Spinella

6 DIRAC V1 - Crate F. Spinella

7 DIRAC V1 - Crate F. Spinella

8 DIRAC + mezzanine + crate prototype
F. Spinella

9 Stato del test DIRAC V1 Consumo : 0.6 A a 28 V -> 16 W OK
Stiamo scrivendo il firmware per il SoC SmartFusion2 (FPGA + CPU) e testando i vari componenti Al momento: Power: 5 DCDC converter + 5 Linear regulators : OK Programmazione SoC : OK Parte analogica (amplificatore + filtro PB) : OK BW 40 MHz come da simulazioni Jitter cleaner + VCXO : OK (genera 10 clock a 200 MHz, Jitter < 100 ps) Programmazione dei registri (freq e fase) : OK ADC: readout dei test pattern digitali a 200 MHz : OK Programmazione dei registri : OK Consumo : 0.6 A a 28 V -> 16 W OK F. Spinella

10 Stato del test DIRAC V1 Rimane da testare:
ADC, readout di segnali analogici Trasmissione dati tramite fibra Memoria DDR Il firmware per testare anche queste parti e’ gia scritto (C + VHDL) F. Spinella

11 Firmware DATA merger ADC readout Ethernet support Fiber readout
F. Spinella

12 Prossimi passi test V1 Testare una catena completa (cristallo + sipm + FEE) Test di radiazione con gamma a HZDR giugno Scrivere firmware idoneo Rimane un po’ di lavoro ma al momento non ci sono evidenti problemi … F. Spinella

13 DIRAC V2 1/2 Da test di radiazione eseguiti in parte da INFN e in parte FNAL sappiamo che alcuni componenti utilizzati nella V1 dovranno essere sostituiti con componenti piu’ rad-hard Fiber receiver VTRX (prodotto al CERN, costo 200 CHF/each, finanziato con l’ultimo sblocco su Pisa. Ordine al CERN entro maggio, 30 Keuro) DCDC converters LTM8053, recentemente introdotti, stessa famiglia di LTM8033, piu’ efficienti all’aumentare della dose (testati a FNAL fino a 200 Krad) (stesso costo) Componenti minori (LDO, Jitter cleaner, logica) a seconda del risultato dei test di radiazione a HZDR di giugno (stesso costo) F. Spinella

14 DIRAC V2 2/2 FPGA Polarfire , sostituisce SOC SmartFusion2 (solo FPGA, no ARM) SM2 testata a FNAL fallisce riprogrammazione dopo 15 Krad, aumento progressivo dei ritardi interni con la dose. Polarfire testata a FNAL fino a 600 Krad. Possibile aumento dei costi di produzione : M2S150T-1FC1152I-ND -> 285 euro (24 pezzi,digikey) (574 I/O) sostituito con : MPF300T-1FCG1152I-ND -> 427 euro (24 pezzi,digikey) (512 I/O) o (valutazione in corso) MPF500T-FCG1152E-ND -> 489 o 577 euro (24 pezzi,digikey) (584 I/O) Dobbiamo produrre 160 schede (192 pezzi o 168 pezzi) Avevamo previsto un possibile extracosto per passaggio a polarfire di 40 Keuro, 30 Keuro assegnati per VTRX, rimangono 10k per SM2 ->polarfire … F. Spinella

15 Progetto DIRAC V2 2/2 Prima di procedere:
Il gruppo TDAQ di FNAL sta variando diverse specifiche (trasmissione dati, encoded clock …) -> implicazioni sull’hardware -> verifica a maggio Test di radiazione a HZDR 7-10 giugno -> verifica di molti componenti Terminare firmware test V1 -> maggio Scelta FPGA ( MPF300 o MPF500 a seconda dei pin) -> maggio Inizieremo le modifiche al progetto in giugno Dall 1 giugno avremo a Pisa un senior engineer della compagnia Prisma (secondment del progetto europeo MUSE) Sbroglio, produzione PCB, montaggio prototipo entro settembre (finanziato sbroglio 9k, costo complessivo 19k (come V1), 5k SJ F. Spinella

16 Roadmap Terminare firmware test V1 maggio
Test radiazione HZDR 7-10 giugno Test catena CRISTALLO + SIPM + FEE maggio - giugno Progetto V2 (maggio) - giugno – luglio Acquisto componenti prototipo V2 giugno - luglio Ingegnerizzazione V2 settembre Test V2 settembre-ottobre Test radiazione V2 novembre Produzione 160 schede 2019 F. Spinella