MULTIVIBRATORI BISTABILI

Presentazione sul tema: "MULTIVIBRATORI BISTABILI"— Transcript della presentazione:

1 MULTIVIBRATORI BISTABILI
I.T.I. ‘’M.PANETTI’’ CLASSE III - SIRIO UNITÀ DIDATTICA FLIP-FLOP o MULTIVIBRATORI BISTABILI Francesco FERRARA

2 OBIETTIVI Conoscenza:
- Conoscere il funzionamento e le caratteristiche dei latch (SR, JK, D, T) - Cogliere le differenze tra latch asincroni e latch sincroni Analisi/Progettazione: - Usare le porte logiche per realizzare i latch - Saper sintetizzare i latch con le mappe di Karnaugh - Saper descrivere il comportamento dei latch attraverso i diagrammi temporali - Saper utilizzare la strumentazione adeguata per misure e prove di laboratorio e saper utilizzare i data sheet dei dispositivi integrati

3 Circuiti Sequenziali I circuiti sequenziali sono circuiti in cui lo stato di uscita del sistema dipende non soltanto dallo stato di ingresso presente ma anche dalla succesione degli eventi logici che si sono susseguiti in precedenza Ciò che caratterizza i circuiti sequenziali, rispetto a quelli combinatori è la presenza di elementi di memoria capaci di immagazzinare n variabili binarie (VARIABILI DI STATO), che insieme agli ingressi presenti, determinano le uscite e lo stato futuro della macchina

4 I circuiti elettronici capaci di memorizzare un singolo bit sono essenzialmente di due tipi:
LATCH FLIP FLOP Ciascuno di questi circuiti è caratterizzato dalle segenti proprietà: è bistabile: a seconda dell’ingresso memorizza 0 o 1 che mantiene (stati stabili) in assenza di input; ha due output (etichettati Q e Q’ o Q) che sono sempre l’uno il complemento dell’altro

5 LATCH SR Sono possibili due configurazioni: latch a porte NOR e a porte NAND:

6 LATCH SINCRONI E ASINCRONI
I latch possono essere sincroni e asincroni: Latch sincroni : i segnali di uscita cambiano ogni volta che uno o più ingressi cambiano Latch sincroni : l’istante in cui l’uscita può cambiare è determinato da un segnale periodico detto clock Impulso : transizione del livello di tensione da un livello basso ad un livello alto e viceversa Tempo di ciclo: intervallo di tempo fra due impulsi consecutivi due

7 LATCH S-R Il latch SR rappresenta l’elemento base della logica sequenziale e costituisce la cella elementare di memoria. S ed R sono detti ingressi di eccitazione Q rappresenta l’uscita all’istante (t-Δt) Q rappresenta l’uscita complementare di Q Q+ rappresenta l’uscita all’istante t

8 Q+ = 1 Q+ = 1 Q+ = 1 Q = 0 Q+ = 0 Q+ = 0 Q+ = X Q+ = 0 Q R =1 R = 1
LATCH SR R =1 R = 1 R = 0 R = 0 Q+ = 1 Q+ = X Q = 0 Q+ = 1 Q = 0 Q = 1 Q+ = 1 Q+ = 0 Q = 1 Q = 1 Q = 0 Q+ = 0 Q = 0/1 Q+ = 0 S R Q Q+ Q 1 1 S = 0 S = 1 S = 1 S = 0 1 1 1 Il latch non prevede la possibilità di applicare un 1 logico su entrambi gli ingressi S e R, se ciò accadesse l’uscita del latch risulterebbe imprevedibile (ad esempio potrebbe mettersi ad oscillare) 1 1 Le due uscite devono essere sempre complementari, mentre se S=R=1 questo non avviene !!! 1 1 1 R=1 porta Q allo stato stabile 0 RESET S=1 porta Q allo stato stabile 1 SET Se S=R=0 l’uscita Q resta invariata, cioè Q=Q+ X 1 X

9 LATCH SR Abbiamo dimostrato che un latch memorizza un singolo bit.Il valore delle uscite dipende oltre che dai valori di ingresso, anche dalla sequenza di valori precedenti delle variabili di ingresso S = Set (forza Q=1) R = Reset (forza Q=0) L’uscita nel generico istante di tempo t è una Q(t) che dipende da: S nell’istante t R nell’istante t Q(t-Δt) = uscita nell’istante (t- Δ t) S Q R Q

10 LATCH SR Q+ Q+ R Q S R Q Q+ 1 X Q S Q Q+ S R X 1 TABELLA DI
1 X Q Q+ S Q Q+ S R X 1 TABELLA DI ECCITAZIONE LATCH S-R

11 LATCH SR S S R Q Q+ 1 X Q Q R 00 01 11 10 X 1 SR Q Q+ = S· R’ + R’. Q

12 LATCH SR R 1 2 S Q Q Bisogna tener conto dei ritardi temporali introdotti dalle porte logiche e dai fili che collegano le porte L’uscita non risponde istantaneamente agli ingressi applicati

13 DIAGRAMMI TEMPORALI LATCH SR
La rete si trova nello stato R=0 S=0 e Q=0 e al tempo t1 S commuta ad 1 R Il segnale S=1 (SET) ha fatto commutare l’uscita Q da 0 a 1 ovvero il latch è stato settato a 1 Q Q = 1 t1

14 DIAGRAMMI TEMPORALI LATCH SR
La rete si trova nello stato S=0 R=0 e Q=1 e al tempo t1 R cambia in R=1 S R Il segnale R=1 (RESET) ha fatto commutare l’uscita Q da 1 a 0 ovvero il latch è stato settato a 1 Q Q = 0 t1

15 DIAGRAMMI TEMPORALI LATCH SR
Q t1 t2 t3

16 LATCH JK Il latch JK rappresenta una soluzione al problema della configurazione proibita del latch SR. Per evitare S=R=1 si portano le uscite Q e Q del latch SR in AND con gli input J e K del latch. Una delle due AND avrà necessariamente l’output a 0, conseguentemente S=J·Q’ ed R=K·Q non potranno mai risultare entrambi uguali ad 1

17 LATCH JK S J K R J K S R X 1 X Se J= K = 1 → Q+ = Q Se K= 1 → Q+ = 0
CLK Q S J K R J K Q Q+ 1 S R X 1 X Se J= K = 1 → Q+ = Q Se K= 1 → Q+ = 0 Se J = K= 0 → Q = Q+ Se J= 1 → Q+ = 1

18 TABELLA DI ECCITAZIONE LATCH J-K
CLK Q J K J K Q Q+ 1 J K Q+ 1 Q Q+ J K X 1 Q 1 Q TABELLA DI ECCITAZIONE LATCH J-K

19 LATCH JK CLK Q J K Q+ = J Q’ + K’Q Q Q+ J K X 1 00 01 11 10 1 J K Q

20 LATCH D S R CLK D Q C’è un solo ingresso D (i segnali R ed S sono sempre l’uno il negato dell’altro) Evita il verificarsi della condizione proibita S=R=1 Semplifica la realizzazione dei circuiti, perchè è necessarioo un solo generatore di segnale di eccitazione (D) Quando il clock va ad 1 il latch registra nello stato Q il valore dell’ingresso D (da cui il nome delay, cioè ritardo)

21 D = Q+ LATCH D D Q Q Q+ = 0 Q+ Q Q Q+ = 0 Q+ = 1 Q+ = 1 1 1 1 Q 1 1 1
Essendoci un unico ingresso sono possibili solo due casi: S = 0 e R = 1 S = 1 e R = 0 S R CLK D Q Il latch di tipo D memorizza il valore presente all’ingresso: D = Q+ D Q Q+ D Q Q Q+ = 0 Q+ Q Q Q+ = 0 Q+ = 1 Q+ = 1 1 1 1 Q 1 1 1

22 LATCH D D D Q+ 1 Q+ = D

23 LATCH D τ S R CLK D Q É un latch che riproduce il dato all’ingresso D quando è abilitato, mentre mantiene il dato in memoria quando non è abilitato. D=1corrisponde alla configurazione di SET del latch SR, mentre D=0 corrisponde alla configurazione di RESET.

24 T Q J K Q Latch T ''T'' sta per ''toggle'' cioè ''commutare''
Un latch simile al JK, ma con un solo ingresso ed in grado di cambiare lo stato logico d'uscita ogni volta che l'ingresso passa da 0 ad 1 si chiama latch "Toggle" o "T " ed è fondamentale nella realizzazione dei contatori d'impulsi elettronici. ''T'' sta per ''toggle'' cioè ''commutare'' Se T=1 l’uscita Q commuta Se T=0 l’uscita Q resta inalterata Nei circuiti sincroni l’uscita segue l’ingresso in dipendenza del periodo di clock T Q J K Q

25 T LATCH T (TOGGLE) TABELLA DI PILOTAGGIO J K
CLK Q J Q Q+ T 1 K T Q Q+ 1 Q+ = T + Q ≈ T = Q + Q+ ≈ Q = T + Q+ Lo stato logico di uscita cambia quando l’ingresso T commuta ad 1

26 LATCH T J K CLK T Q T Q CLK t1 t2 t3 RITARDO τ

27 PROVA DI LABORATORIO Componenti e strumentazione:
Generatore di funzioni Oscilloscopio digitale a doppia traccia Basetta 2 Diodi Led Integrati 74LS02 (NOR) e 74LS00 (NAND) Resistori: 2 da 330 Ω e 2 da 1 K Ω Scopo della prova: Studiare il comportamento di un latch SR con porte NAND e porte NOR . R Q 1 kΩ S 330 Ω VCC