Fenomeni transitori: alee

Presentazione sul tema: "Fenomeni transitori: alee"— Transcript della presentazione:

1 Fenomeni transitori: alee

2 Stima della durata del transitorio (metodo del caso peggiore)
Per la stima della durata del transitorio si cosnidera il caso peggiore si usa il metodo del caso peggiore: si considera cioò il ritardo di propagazione dello scehma, quello associato al ritarddo del più lungo percosro di elaborazione. Si può far vedere che in realtà il rirado con cui cambia l’uscita può essere 2t oppure 3t, il più lungo è 3t per cui si assume un modello con il ritardo del caso peggiore In pratica ai fini della stima del transitorio nel caso peggiore si mette in conto un unico ritardo posizionato sul morsetto d’uscita e pari alla somma dei ritardi associati al più lungo cammino di elaborazione. I1 I0 A U 3t

3 Tipi di transitorio: il ritardo
c U ? 1 2 t I1 Tipo “ritardo” - L’uscita mantiene il vecchio valore per tutto il transitorio Il concentrare il ritardo sul morsetto d’uscita consnete solo di stimare la durata del transitorio, ma non di analizzare l’andamento dell’uscita durante il transitorio. Se vogliamo andare a studiare cosa può accadere durante il transitorio allora dobbiamo meteter in conto precisamente tutti i singoli ritardi sui gate. Lo studio del comportamento delle uscite durante il transitorio è importante nei casi in cui la presenza di impulsi indesiderati può causare dei malfunzionamenti : come vedremo ciò acacde nella sintesi delle reti asincrone mentre non acacde nelle reti sincron. Se ci pensiamo è anche intuitivo: nelle reti asincronedegli impulsi spuri sui segnali di stato possono causare delle variazioni di stato indesiderate. Viceversa le reti sincrone sono molto più robuste: i segnali sono “valutati” dalla rete solo in corrispondenza degli istanti di sincronismo: l’importante è che gli istanti di sincronismo siano sufficientemente distanti da far essaurire il transitorio associato alle variazioni dei segnali di stato; Esistono 3 tipo di transitori, che andiamo a studiare. c U

4 Tipi di transitorio: l’alea statica
1 c b a A U? t 1 3 t A Tipo “alea statica” - L’uscita, che dovrebbe rimanere costante, assume temporaneamente l’altro valore. a c b U

5 Tipi di transitorio: l’alea dinamica
1 c R b A B t Tipo “alea dinamica” - L’uscita varia più volte prima di assestarsi sul nuovo valore. 3 t A,B R

6 Conseguenze del ritardo nelle reti logiche: le alee
Un’Alea statica è la variazione temporanea e indesiderata, causata dai ritardi, dell’uscita di una rete logica. x = 1 y z = 1 c b a U x y z U  3 y a z 2 b c L’ingresso si sposta tra due configurazioni che danno a regime uscita 1, ma i differenti ritardi con cui si presentano i segnali agli ingressi dell’OR causano un’alea di 1.

7 Le reti in cui gli ingressi di un OR possono variare in modo non sincronizzato presentano strutturalmente un’alea di 1, mentre le reti in cui gli inrgessi di un AND possono variare in modo non sincronizzato presentano un’alea di 0. Se i due ingressi sono indipendenti l’unico modo di evitare l’alea è specificare che gli ingressi possano variare uno solo alla volta. Se i due ingressi sono ottenuti da un unico segnale internamente alla rete, ad esempio con un NOT, si può progettare una rete ridondante per eliminare l’alea: bisogna che ogni possibile transizione da una configurazione di ingresso ad un’altra adiacente sia coperta da un’unico RR. 1 xy z 00 01 11 10 1 xy z 00 01 11 10 Il raggruppamento introdotto corrisponde ad un AND che rimane stabilmente ad 1 durante la transizione indicata, in modo che l’OR d’uscita non possa trovarsi temporaneamente con tutti gli ingressi nulli.

8 x = 1 y z = 1 c b a U x y z U

9 U=(x+y)•(z+y’)•(z+x)
Se si esegue la sintesi SP di una funzione, il criterio da adottare è dunque che uni adiacenti devono cadere sotto un unico raggruppamento rettangolare per evitare alee di 1. Mentre se si esegue la sintesi PS di una funzione zeri adiacenti devono cadere sotto un unico raggruppamento rettangolare per evitare alee di 0. Dall’esempio precedente: 1 xy z 00 01 11 10 1 xy z 00 01 11 10 U=(x+y)•(z+y’) U=(x+y)•(z+y’)•(z+x) Il raggruppamento introdotto corrisponde ad un OR che rimane stabilmente a 0 durante la transizione indicata, in modo che l’ AND d’uscita non possa trovarsi temporaneamente con tutti gli ingressi ad 1.

10 flip-flop e reti asincrone
1 - Flip Flop Set Reset 2 - Reti asincrone 3 - Latch CD 4 - Flip-flop D e JK

11 La memorizzazione di un bit
richiede due stati interni, Automa con due stati 1 due comandi .. Metti in memoria 1 ! Metti in memoria 0 !

12 … e un po’ di fatica !

13 1 Flip Flop SR

14 Flip Flop SR Y = S + y . R’ y y(t +Dt) = Y(t) Dt S R Q
Il FF SR è una RSA con una variabile di stato e due ingressi S e R Se ci si assicura che SR=0, allora: se S = R = 0 allora Y=y (lo stato interno non cambia) se S = 1 allora Y=1 (memorizzo il valore 1 in y) se R = 1 allora Y=0 (memorizzo il valore 0 in y) Dunque il FFSR è un bit di memoria che può essere posto a zero con R e può essere posto a 1 con S L’uscita Q riflette il valore del bit memorizzato

15 s* F G i u s memoria Dt

16 Valutazione della espressione del segnale in retroazione
1 00 01 11 10 y S R Y = f (S,R, y) 1 00 01 11 10 y S R - 1 Y = S + y . R’ N.B. - Se imponiamo che S e R non siano mai contemporaneamente attivi, allora la funzione Y è incompleta. N.B. - Le mappe sono anche un utile strumento di analisi !

17 Descrizione con tabella di flusso
S,R y Y S,R y Y Il comportamento è di tipo 1: l’uscita cambia solo se cambiano gli ingressi e per ogni nuovo ingresso si ha al più una variazione d’uscita. La macchina è asincrona: lo stato si aggiorna all’arrivo di un nuovo ingresso (quando è necessario) e poi si “stabilizza”.

18 Descrizione del FF SR con grafo degli stati
comando di set di reset S Q R bit in memoria S R Q 0 0 Q 1 0 1 0 1 0 set = 0, reset = 0 set = 0, reset = 1 set = 0, reset = 0 set = 1, reset = 0 set = 1, reset = 0 1 set = 0, reset = 1 Il comando di set serve per memorizzare 1, il comando di reset serve per memorizzare il valore 0 Lo stato ricorda quale è stato l’ultimo comando ricevuto (1: set, 0:reset)

19 Flip Flop SR a NOR (1) + E + E
Vu = V3  (V1  V2) V1 (t + 2tp) = Vu (t) 2tp V3 Vu + E V1 V2 + E

20 Latch SR a NOR (2) S , R Q(t) 00 01 11 10 0 0 0 - 1 1 1 0 - 1 Q(t+Dt)
Q(t+Dt) 1 00 01 11 10 V1 V2 V3 Vu V2=V3=1 vietato ! Pongo S = V2 R = V3 Q = Vu S R Q Vu = V3  (V1  V2) Vu = (V3 + (V1 + V2)’)’ Vu = V3’. (V1 + V2)

21 Cosa occorre per scrivere un 1 (o uno 0)?
Q 2tp q=0 S: 0 1 R=0 Dt = 2tp Dopo Dt dal fronte di salita di S, q passa da 0 a 1, condizione che si mantiene anche se S torna a 0 S Q q La durata minima di un comando di set/reset è spesso indicata con la denominazione di tempo di set-up del latch

22 Cosa occorre per mantenere un 1 (o uno 0)?
y = Y y Y H Circuito combinatorio y Dt Y S R L y Y y = Y Y = f(S,R,y) Sull’anello di retroazione si deve poter mantenere la situazione di regime: y = Y +e -e stabilità

23 Y=f(S,R,y): caratteristica in “catena chiusa”
L y = Y y Y Due tratti di “saturazione” (pendenza minore di 1) connessi da un tratto con “alto guadagno” (pendenza maggiore di 1): 3 intersezioni ! y Y Per chiudere la retroazione occorre una amplificazione del segnale ed un comando “energico”. Se l’impulso di set/reset ha durata inferiore al tempo di set-up il latch può andare in metastabilità. Valore attuale?? E futuro ?? metastabilità -e

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25 2 Reti asincrone

26 Reti sequenziali asincrone (comportamento)
Il FF SR è il più semplice circuito combinatorio con retroazione. Il ritardo intrinseco del circuito agisce da “memoria temporanea” dello stato presente durante il calcolo dello stato futuro. tpmax ingresso i stato presente s Con k retroazioni si hanno 2k riassunti di storia passata. s(t+Dt) = S(t) uscita u = F(i,s) stato futuro S = G(i,s)

27 Reti sequenziali asincrone (struttura)
Circuito combinatorio ingresso t1 Rete combinatoria uscita tm stato futuro tn tr stato presente Ipotesi di funzionamento in modo fondamentale - L’ingresso può cambiare solo quando lo stato del circuito è stabile.

28 Vincoli sulla codifica degli ingressi
Codifica dell’alfabeto di ingresso - Simboli di ingresso consecutivi devono differire per il valore di un solo bit. Esempio di situazione pericolosa :

29 Il procedimento di analisi
Il procedimento di analisi di una rete sequenziale asincrona è formato da 4 passi e consente di dedurne il comportamento dallo schema logico: 1: individuazione delle variabili di stato, 2: analisi della parte combinatoria, 3: individuazione della tabella delle transizioni, 4: studio delle condizioni di stabilità. S R Q X ? Esempio: Si vuole individuare se è utile o meno rendere disponibili all’esterno entrambe le uscite dei NOR di un latch SR

30 Analisi del latch SR a NOR (1 & 2)
1) Si taglia idealmente la retroazione identificando un nuovo segnale di ingresso q ed un nuovo segnale di uscita X. S q R Q X 2) Si scrivono le espressioni NOR della rete combinatoria a tre ingressi e due uscite così ottenuta. X = S  q Q = (S  q)  R

31 Analisi del latch SR a NOR (3)
3) Si trasformano le espressioni NOR in espressioni AND, OR, NOT e se ne riportano le valutazioni su una mappa. X = S  q = (S + q)’ = S’. q’ Q = (S  q)  R = ((S + q)’ + R)’ = (S + q) . R’ 1 00 01 11 10 q S R 0,1 0,0 1,0 Q , X

32 Analisi del latch SR a NOR (3)
4) Si eliminano le valutazioni fuori dal dominio delle due funzioni (la condizione di ingresso S = R = 1 è per ipotesi impossibile) e si evidenziano sulla mappa le quattro situazioni di stabilità. 1 00 01 11 10 q S R 0,1 0,0 1,0 Q , X Conclusioni: In ogni situazione di stabilità si ha X = Q’. Chi deve impiegare il latch può così disporre della forma vera e complementata del bit in memoria.

33 Latch SR a NAND 1 00 01 11 10 q S R 0,1 Q, XQ’ 1,1 1,0 S’R’ Q X
1 00 01 11 10 q S R 0,1 Q, XQ’ 1,1 1,0 S’R’ Q X 11 Q Q’ analisi S’ R’ Q X Q = S’  (q  R’) X = R’  q Q = (S’ . (q . R’)’)’ X = R + q’ Q = S + q.R’ q

34 Il procedimento di sintesi
Il procedimento di sintesi di una rete sequenziale asincrona è formato da 4 passi e consente di dedurne lo schema logico dal comportamento: 1: individuazione del grafo degli stati, 2: definizione della tabella di flusso, 3: codifica degli stati e definizione della tabella delle transizioni, 4: sintesi della parte combinatoria e retroazioni. Esempio di relazione ingresso/uscita (lampada da tavolo): “z cambia di valore ad ogni fronte di salita di x” x z

35 Stabilità - Ogni stato è stabile per l’ingresso che lo genera.
1 - grafo degli stati a x, z 0,1 1,- d 1,1 0,1 b 1,0 1,- g 0,0 Stabilità - Ogni stato è stabile per l’ingresso che lo genera. Indifferenza sull’uscita - La modifica di uscita può avvenire già durante la transizione oppure, indifferentemente, essere rinviata al raggiungimento della stabilità.

36 x stato 0 1 a a,1 b,- b g,0 b,0 g g,0 d,- d a,1 d,1
2 - tabella di flusso x stato a a,1 b,- b g,0 b,0 g g,0 d,- d a,1 d,1 In ogni colonna si raggiunge sempre una condizione di stabilità. Transizioni multiple - Di norma si passa direttamente da una stabilità all’altra; è ammesso che ciò avvenga anche tramite una breve sequenza di condizioni di instabilità.

37 3 - codifica e tabella delle transizioni
y2 y1 1 x y1,y a ,1 01,- b ,0 01,0 g ,0 10,- d ,1 10,1 Y1, Y2, z b 1 d g Codifica degli stati - A stati consecutivi (stato presente e futuro) si devono assegnare configurazioni adiacenti.

38 4 - reti combinatorie Ipotesi: si desiderano reti minime di tipo SP 1 00 01 11 10 x y1y2 - + y2.y1 + y2.y1’ Y1 = x’.y2 + x.y Y2 = x’.y2 + x.y1’ z = y2’ Coperture ridondanti - Per eliminare a priori il pericolo di alea statica (qui causato dal probabile sfasamento tra x e x’) “ogni coppia di 1 adiacenti deve essere racchiusa in almeno un RR”.

39 4 - schema e retroazioni x Y1 x.y1 y2.y1 x’.y2 Y2 x.y1’ y2.y1’ z
Fan-out >1 z

40 Eseguire la sintesi di una rete sequenziale asincrona che fornisca 1
Esercizio 6.1 Eseguire la sintesi di una rete sequenziale asincrona che fornisca 1 in uscita quando entrambi i suoi due ingressi valgono 1 e solo se le due precedenti configurazioni (andando a ritroso) sono state 01 e 00. I segnali di ingresso possono cambiare di valore uno solo alla volta. Suggerimento: Il grafo parziale di figura è in grado di individuare la sequenza : bisogna completarlo considerando tutti gli altri casi possibili. 11,- a 00,0 01,0 b 11,1

41 3 Latch CD

42 Una memoria binaria più utile
Latch CD - Memoria binaria in cui il valore 1 di un segnale C individua “quando scrivere”, il valore contemporaneo di un segnale D “cosa scrivere”. Trascodifica da CD a SR Latch CD C D S = C.D R = C.D’ C D S R C D S Q R Q’

43 Campionamento e Memorizzazione
Segnale del Data Path con valori significativi solo in certi intervalli Es: segnale con “glitch” segnale di campionamento “attivo alto” segnale “ricostruito” dal latch dal Controller C Q D Q’ il latch CD al Data Path dal Data Path

44 Il latch CD a NAND ed a NOR
S’ R’ Q S R Q Quando C = 1 (campionamento) il valore presente su D si deve propagare all’interno della rete prima di diventare anche il valore del segnale Q. Il comando che ha generato un nuovo valore di Q deve mantenersi fino al raggiungimento della stabilità sull’anello di retroazione.

45 I tempi di set-up, di hold e di risposta
Larghezza dell’impulso di campionamento - Il campionamento di un “livello” di D deve durare un tempo non inferiore al tempo di set-up del latch SR. Comando di campionam. Bit in memoria tempo max di risposta ingresso hold set-up durata minima

46 L’uscita “trasparente”
Comando di campionam. Bit in memoria ingresso tempo di risposta set-up CD q Q N.B. - Se la situazione C=1 dura più del set-up e se durante questo intervallo D modifica il suo valore, allora le stesse modifiche si possono riscontrare anche su Q.

47 Una quarta soluzione CD q Q Q = C.D + C’.q C D Multiplexer Ritardo N.B. - Il ritardo inerziale dei due NOT elimina l’eventuale “glitch” generato dall’alea statica del MUX .

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50 Esercizio 6.2 Applicare il procedimento di analisi allo schema logico del circuito ‘75 per dimostrare, con la tabella delle transizioni, che il comportamento è quello del latch CD.

51 Esercizio 6.3 D Q y1 D Q y2 C Q’ C Q’ z x’ Dimostrare che lo schema sopra indicato ha lo stesso comportamento di quello precedentemente ricavato per la lampada da tavolo. Suggerimento: Y1 = x’.y2 + x.y1 + y2.y = x’.y2 + (x + y2).y1 = S1 + R1’.y1 Y2 = x’.y2 + x.y1’ + y2.y1’ = x.y1’ + (x’+ y1’).y2 = S2 + R2’.y2 z = y2’

52 4 Flip-flop D e JK

53 Si può realizzare la rete della lampada da tavolo con un solo latch CD?
x Q ¬ Q’ quando x passa da 0 a 1, Q ¬ Q in ogni altro caso C Q D Q’ No! Q Se x = 1 dura più del tempo di risposta si verificano diverse commutazioni di Q. x x Insicuro !! Se x = 1 dura meno del tempo di risposta e più del tempo di set- up Q cambia una volta sola. Q

54 Con due latch però ci si riesce: l’aggiornamento in due passi
F1 : QM ¬ QS’ F2 : QS ¬ QM x F2 F1 QS QM F2 F1 C Q’ D QM D Q’ C QS

55 I due passi possono essere consecutivi? Si ...
x’ x T Master scrive Slave memorizza Master memorizza Slave copia Master scrive Slave memorizza x C Q’ D QM D Q’ C QS N.B - vedi Es. 6.3 x’ x … ma attenzione al ritardo del NOT!

56 Il flip-flop master-slave: il campionamento con un fronte
D Q S D Q x y z C D Q M intervallo n intervallo n+1 Qn+1 = Dn x latch M scrive latch S scrive tsu th z tr y

57 Complessità e Componenti

58 ordina la memorizzazione
Costruzione del dds del Flip Flop D edge triggered (rete asincrona che campiona con un fronte di salita) CD,Q 01, 0 A 11, 1 Il fronte di salita di C campiona D=1 e ne ordina la memorizzazione Per ipotesi è impossibile che D vari durante un fronte di salita di C 10 00, 0 D va a 0 prima del fronte di C. Q non deve cambiare (segue)

59 Il grafo degli stati A C B D CD,Q 01, 0 11, - 11, 1 00, 0 11, 0 10, 1
0-, 0 11, 1 10, 0 B 0-, 1 D 00, 1 01, 1 10, -

60 I tempi di set-up, di hold e di risposta
D Q Fronte del clock Segnale D hold set-up Segnale Q risposta

61 Comando asincrono Comando sincrono Il FF-D ha anche due
ingressi asincroni! Comando asincrono Comando sincrono

62 Requisiti per il corretto funzionamento del FF-D

63 Il flip-flop JK Jn Kn Qn Qn+1 J Q K Q’ hold set reset Qn+1 = (J.Q’+K’.Q)n Jn Kn Qn Qn+1 toggle

64 Esercizio 6.4 Con pochi gate ed un flip-flop D è possibile ottenere una rete che ha il comportamento del flip-flop JK. Con pochi gate ed un flip-flop JK è possibile ottenere una rete che ha il comportamento del flip-flop D. Tracciare i due schemi logici