1 M.MezzalamaM. Rebaudengo, M. Sonza Reorda Politecnico di Torino Dip. di Automatica e Informatica M. Mezzalama - M. Rebaudengo SOTTOSISTEMA DI MEMORIA.

Presentazione sul tema: "1 M.MezzalamaM. Rebaudengo, M. Sonza Reorda Politecnico di Torino Dip. di Automatica e Informatica M. Mezzalama - M. Rebaudengo SOTTOSISTEMA DI MEMORIA."— Transcript della presentazione:

1 1 M.MezzalamaM. Rebaudengo, M. Sonza Reorda Politecnico di Torino Dip. di Automatica e Informatica M. Mezzalama - M. Rebaudengo SOTTOSISTEMA DI MEMORIA

2 2 M.MezzalamaM. Rebaudengo, M. Sonza Reorda Le problematiche Velocità del host bus vs velocità memoria DRAM: Soluzioni tecnologiche (fast operative mode dram) Soluzioni architetturali (interleaving) Refresh Rilevazione-correzzione errori Prestazioni del dram controller e chip set

3 3 M.MezzalamaM. Rebaudengo, M. Sonza Reorda Banco 1 Banco n Sel di Banco & control ABUS N bitM bit CS Segnali di stato e timing DBUS READY

4 4 M.MezzalamaM. Rebaudengo, M. Sonza Reorda Bus degli indirizzi multiplato dai segnali di RAS e CAS (M/2 bit) DRAM 1Mb (256 x 4)

5 5 M.MezzalamaM. Rebaudengo, M. Sonza Reorda Cicli DRAM Ciclo READ Ciclo WRITE (2 tipi) Ciclo REFRESH Ciclo FAST OPERATIVE

6 6 M.MezzalamaM. Rebaudengo, M. Sonza Reorda Ciclo base DRAM Tacc = 70 ns =Tras Tcycle = 2 * Tacc

7 7 M.MezzalamaM. Rebaudengo, M. Sonza Reorda CICLI REFRESH

8 8 M.MezzalamaM. Rebaudengo, M. Sonza Reorda FAST OPERATIVE Si basano sulla possibilità tecnologica di selezionare celle adiacenti della matrice senza dover completare un ciclo completo di RAS. Sostanzialmente leggono tutte le celle associate ad una riga Vengono adoperate quando si debbano fare trasferimenti di dati con indirizzi adiacenti, come nel caso dei cicli burst per aggiornare la cache. In tal caso si leggono tanti byte adiacenti quanti contenuti in una line di cache Esistono tre tipi di Fast operative mode: -Asincrono -Sincrono -Protocol based

9 9 M.MezzalamaM. Rebaudengo, M. Sonza Reorda

10 10 M.MezzalamaM. Rebaudengo, M. Sonza Reorda La famiglia delle DRAM EDO RAM BEDO RAM SD RAM RDRAM (Rambus RAM) Le componenti più veloci della mia famiglia asincrone sincrone Protocol based DDR RAM

11 11 M.MezzalamaM. Rebaudengo, M. Sonza Reorda DRAM Controller MPX REFRESH TIMING & CONTROL M/2 ABUS RASi CASi WE DATA control - DBUS READY RD/WR CPU cycle

12 12 M.MezzalamaM. Rebaudengo, M. Sonza Reorda