Tempo di ritardo.

Presentazione sul tema: "Tempo di ritardo."— Transcript della presentazione:

1 Tempo di ritardo

2 Invertitore CMOS Risposta dinamica
DD DD R p V out V out C L C L R n V = V = V in in DD (a) Basso  Alto (b) Alto  Basso

3 Tempo di ritardo, salita e discesa
EE141 Tempo di ritardo, salita e discesa

4 Circuito RC del primo ordine
EE141 Circuito RC del primo ordine v out in C R tp = ln (2) t = 0.69 RC Modello dinamico per il calcolo del tempo di ritardo dell’invertitore

5 Invertitore CMOS Risposta dinamica
DD DD t pHL = f(R on .C L ) = 0.69 R C R p V out V out C L C L R n V = V = V in in DD (a) Basso  Alto (b) Alto  Basso

6 Ritardo dell’invertitore
Lunghezza minima, L=0.25mm Assumiamo WP = 2WN =2W stessa corrente di pull-down e pull-up resistenze equivalenti RN = RP tempi di ritardo tpLH e tpHL uguali Modello RC del primo ordine 2W W Ritardo: tpHL = (ln 2) RNCL tpLH = (ln 2) RPCL

7 Invertitore con carico
CP = 2Cgunit Ritardo 2W 2W W Cint W CL Carico CN = Cgunit

8 Risposta dinamica ? tp = 0.69 CL (Reqn+Reqp)/2 tpLH tpHL

9 Layout della cascata di due invertitori
DD PMOS 1.2 m m =2l Out In Metal1 Polysilicon NMOS GND

10 Ottimizzare le prestazioni
Mantenere basse le capacità parassite Aumentare la larghezza dei transistor Attenzione che aumentano anche le capacità di carico! Aumentare VDD (????)

11 Tempo di ritardo in funzione di VDD

12 Dimensionamento dei transistor
(per un carico fissato) Le capacità intrinseche sono dominanti: Effetto di “autocaricamento”

13 Rapporto NMOS/PMOS tpLH tpHL tp b = Wp/Wn

14 Tempi di salita e di discesa