C IN =20fF, C OUT =10pF – si calcoli U che minimizza il tempo di propagazione A B D Si mostri la struttura di un transistore MOS a floating gate, e se.

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1 C IN =20fF, C OUT =10pF – si calcoli U che minimizza il tempo di propagazione A B D Si mostri la struttura di un transistore MOS a floating gate, e se ne illustri l’uso nelle memorie non volatili (es. FLASH) cognome nome matricola Totale ABC 332 I L V 1 (0)=-1V V 2 (0)=2V C X =1pF C Y =10fF Si calcoli la tensione finale a cui si porta il nodo X a seguito della chiusura dell’interruttore Studenti di Elettronica II, vedere A,B,C,D sul retro del foglio! V 3 (0)=-1V V 4 (0)=2V U U2U2 C out IN Il mos a floating gate a differenza di un mos classico presenta al di sopra del canale due piatti conduttivi isolati tra loro. La regione di contatto di gate avviene in quello superiore, mentre quello interno è lasciato flottante. La particolarità di questo dispositivo è che pilotando opportunamente la tensione di gate è possibile modificare la carica immagazzinata nel piatto flottante. Ciò al fine di alzare o abbassare la tensione di soglia. Se connessi come mostrato in figura è possibile immagazzinare un ‘1’ portando la tensione di soglia ad un valore superiore alla tensione della WL altrimenti viene immagazzinato un ‘0’.

2 I Si assuma V TN = -0.1, V TP =0.1, S P =4, S N =1 e si trascuri l’effetto Body (  =0). 1) Assumendo A=B, si calcoli per quale valore di tensione di ingresso si ha X=Vdd/2. 2) Si calcoli il consumo di potenza statico quanto A=B=0, e quando A=B=Vdd 3) Si calcoli la tensione in X quando A= 0, B=Vdd 4) Si calcoli il consumo di potenza statico del circuito nelle condizioni di cui al punto 3 I1I2I3I4 2222 Totale X Vdd A P N B P off Caratteristica statica NMOS: PMOS: III) P sat N lin I) N sat P lin N off II) N lin P lin 1) Al fine di trovare in quale regione si ha Vx=Vdd/2, proviamo a trovare i valori di Vx nell’intersezioni con le rette che delimitano zona I,II,III. Se zona I : Ugualiando le due correnti e ponendo Vx=Vin-Vtn si ottiene: Da cui Vx=2.04v > Vdd/2, pertanto non è in zona I, quindi o II o III. Se zona III : Ugualiando le due correnti e ponendo Vx=Vin-Vtp si ottiene: Da cui Vx=1.85v > Vdd/2, pertanto non è in zona II, ma in zona III. Quindi sostituendo nell’eq, di sopra Vx = Vdd/2 si ottiene ….continua in pagina 4

3 L Si assuma la capacità di ingresso dell’invertitore C INV =100fF: 1)Si realizzi il PD in modo che la funzione di uscita sia O=ABC’ + D’ B’C + CD. Sono disponibili ingressi nelle due fasi. 2) Sapendo che tutti i transistori N nel primo stadio hanno la stessa dimensione, si dimensioni la rete PD in modo che il ritardo di caso peggiore (90%) al nodo X sia 1ns 3) Si calcoli il ritardo attraverso l’invertitore se C O =1pF. Si consideri l’invertitore simmetrico. 4) Si calcoli il consumo di potenza dinamico del gate (entrambi gli stadi), con C INV e C O come indicato nei punti precedenti e f Clk =200MHz L1L2L3L4 2222 Totale V DD X PD Clk N X = O = ABC + DBC + CD)‏ 1) Al fine di realizzare la rete PD la funzione logica data va espressa al nodo x: D B C D O 2) Innanzi tutto individuiamo il cammino critico nella rete di pull down, che si ha per : (A,B,C,D ) : (0,1,0,0)  (1,1,0,0) questo genera un fronte di discesa nel nodo X che genera un fronte di salita al nodo O. In tal caso la scarica avviene su 3 NMOS in PD + NMOS di valutazione = 4 NMOS. Partendo dalla formula del tempo di propagazione l’invertiamo ed otteniamo la Req,n e da questa otteniamo il fattore di forma Sn. t val90% = ln(10) * C L * R eqN => R eqN = 10 -9 / (2,3*100*10 -15 ) =4.34K  R N = R eqN / #NMOS camm.crit = 4.34 / 4 =1.09K  R N = R rifN * S rif /S n => S n = 5.39 * 1 / 1.09 = =4.95  5 3) Supponiamo l’inverter dimensionato in modo simmetrico. Cin = C ox * S n (1+ α) L min 2 => S n = Cinv /(C ox *(1+ α) L min 2 ) S p =S n * α =158 = 100* 10 -15 / (3.45 * 10 -15 *3*0.35 2 ) = 79 Siccome l’inverter è simmetrico il ritardo può essere calcolato solo per il NMOS R eq,N = R rifN /S n = 5.39K/79 = 68.2  t fall90% = ln(10) * C L * R eqN = 2.3*10 -12 *68.2 = 157ps 4) La potenza dinamica può essere calcolata con la formula: P D = C L *Vdd 2 *f, pertanto so ha che : P D_DOMINO = 100fF*3.3 2 *200MHz = 0.22mW P D_INV = 1pF*3.3 2 *200MHz =2.2mW V DD X Clk C A B C N

4 PARAMETRI TECNOLOGICI (V dd = 3.3 V) 2) Va = Vb = 0 => zona I, la corrente può quindi essere calcolata considerando la corrente sul transistor N che è in saturazione. Va = Vb = Vdd => zona III, la corrente può quindi essere calcolata considerando la corrente sul transistor P che è in saturazione. 3) Va =0 => Vgs,p = Vdd => PMOS in lineare. Vb =Vdd => Vgs,n = Vdd => NMOS in lineare Imponendo l’ugualianza delle delle due correnti nel ramo di pull-up e pull-down e sostituendo Va =0 e Vb =Vdd si ottiene : 4) Calcoliamo la corrente sul ramo di pull-down per i valori di sopra