Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/061 Attività in corso a Torino  Commisioning e running del RW  Commisioning e running elettronica.

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1 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/061 Attività in corso a Torino  Commisioning e running del RW  Commisioning e running elettronica FE per RICH  running MWPC  sviluppo CMAD  preparazione run adronico 2007  analisi dati: effetto Primakoff analisi dati trasverso con produzione di 

2 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/062 Rich Wall detector: Layout - Rich Wall detector positioned downstream the RICH1 - Used in drift-time measurement mode - Active area is 4.86x4.22 m 2, hole in central area corresponding to the acceptance of SAS Front view of RW detector Cross section view of RW detector - Composed of 4 stations, each consists of 2 planes of tubes, arranged like 2X+2Y+2X+2Y

3 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/063 Il RichWall

4 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/064 Il RichWall

5 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/065 Il RichWall Sistema di gas stabile e affidabile Basse tensioni ok Sistema di lettura, basato sulle schede multiplexer, ora in condizioni di buona affidabilità e funzionamento. Ancora qualche errore ( < 1%) con flussi elevati.

6 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/066 Il RichWall Hit profiles sui piani del RW

7 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/067 Il RichWall Distribuzione dei tempi sui piani del RW

8 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/068 Il RichWall Distribuzione di molteplicità per i piani x ed y del RW

9 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/069 RichWall Mwpc A* Il RichWall Ricostruzione delle tracce in compass

10 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/0610 Electron shower Y-planes X-planes MIPs 5 GeV/c Y-planes X-planes Rich Wall team (Dubna/Torino) Rich Wall prototype beam test

11 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/0611 Le mwpc Hit profiles sui piani delle mwpc

12 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/0612 Le mwpc Distribuzione dei tempi sui piani delle mwpc

13 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/0613 Rich1 electronics upgrade Electronic channels: 12 x 12 x 16 x 4 = 9 216 channels  10 000 channels Based on MAD4  CMAD Read-out via F1 Prototypes under test Two steps up-grade under development: MAD4  2006 CMAD  2007 – 20xx

14 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/0614  The chip contains all the functional units  8 channel preamplifier-shaper  Local DAC for threshold and gain settings  Programmable one-shot  LVDS output driver  On chip bias generation  Digital control unit CMAD-V2

15 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/0615  The shaping time has been reduced from 20 ns to 10 ns.  The gain of the front-end can be programmed by a 3 bit digital word.  The gain can be changed from 0.4 mV/fC to 1 mV/fC in step of 0.08 mV/fC.  An additional gain multiplication of 4x can be provided, to fully preserve the compatibility with the MAD4. This feature can be enabled or disabled by an external pin.  The baseline restorer has been improved. The new design should be able to cope with a rate of > 5 MHz/channel.  The threshold DAC has 8 bits. The typical value of the LSB is 1mV, but this can be changed by fixing a voltage on an external pin.  The chip incorporates the full biasing circuit. Only SMD capacitors are required in addition on the final PCB. CMAD-V2 Major changes with respect to the first prototype

16 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/0616 10 bits programmable DAC set to fixed values on the board: default values: DAC9=0 DAC8=1 9 8 7 6 5 4 3 2 1 0 MSB LSB 6 5 4 3 2 1 0 Thr7Thr6 Thr5Thr4Thr3 Thr2Thr1 if DAC7=0  set threshold 7 most significant bits: if DAC7=1  set gain 3 bits + threshold LSB: 6 5 4 3 2 1 0 GC2 GC1 GC0 GR2 GR1 GR0 Thr0 C feedback R feedback CMAD-V2 Programming threshold and gain on internal DAC 10 bits programmable DAC

17 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/0617 CMAD-V2 Test system – external pulser DREISAM card HOT-CMC optical fibre C-MAD test card Pulser Trigger generator fixed frequency CMAD Trigger control system

18 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/0618 Set of measurements: CMAD-V2 First tests on prototype linearity of the pre-amplifier output signal gain time-width of the discriminator output signal delay of the comparator output signal with respect to the input signal fall time of the pre-amplifier output signal

19 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/0619 CMAD-V2 First measurements Min gain 4 x min gain

20 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/0620 Test System I: programming and loading internal DACs from digital (DREISAM) card input signal from external pulser externally triggered CMAD digital outputs handled by DREISAM card and read out checking correct DAC decoding both for threshold and gain checking threshold and gain range and granularity measuring noise level CMAD-V2 Programming internal DAC and reading out digital output

21 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/0621 Output signal from the pre-amplifier as function of gain setting at fixed V in R=R feedback C=C feedback CMAD-V2 Preliminary results from test

22 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/0622 Simulated output from pre-amp Real output from pre-amp attenuation of signal due to coupling with scope Attenuation factor CMAD-V2 Preliminary test results

23 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/0623 CMAD-V2 Preliminary test results: Gain Maximum gain Minimum gain 0.4 mV/fC 1 mV/fC Simulated pre-amplifiers outputs

24 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/0624 baseline nominal position Default threshold set nominally 6 mV (i.e. 6 digits) under baseline Half range available: 127 mV 127 mV = 127 fC with maximum gain 127 mV = 317.5 fC with minimum gain nominal granularity = 1mV/dig = 1 fC/dig @ max G nominal granularity = 1mV/dig = 2.5 fC/dig @ min G measured granularity = 1mV/dig CMAD-V2 Preliminary test results: thresholds

25 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/0625 Maximum gain Minimum gain CMAD-V2 Threshold scan (pulsing even channels)

26 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/0626 Gaussian fit of the derivative Threshold scan on channel 2 Mean = 116.8 digits RMS = 1.575 digits CMAD-V2 noise level

27 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/0627 No input pulse: CMAD-V2 noise level

28 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/0628 DREISAM card HOT-CMC optical fibre 8 MAD cards PMT LED-pulser Trigger generator fixed frequency Trigger control system LED, correlated with trigger: simulates Cerenkov signal CMAD-V2 Test System II (MAPMT + LED) Making thresholds scan with Mapmt signal

29 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/0629 Ch0 Ch1 Ch2 Ch3 Ch4 Ch5 Ch6Ch7 Minimum gain CMAD-V2 Threshold scan (MAPMT + LED)

30 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/0630 DREISAM card HOT-CMC optical fibre 8 MAD cards PMT LED-pulser Alogen lamp Trigger generator fixed frequency Trigger control system LED, correlated with trigger: simulates Cerenkov signal Alogen lamp, uncorrelated with trigger: simulates background Amount of light from lamp controlled by filters of different optical density Measuring sampling rate capability (nominal is > 5 MHz) To Do! CMAD-V2 Test System III(MAPMT + LED + LAMP)

31 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/0631 Rich1 electronics upgrade: CMAD Schede di front end finali 30 k€ Produzione del CMAD 80 k€ TOTALE 110 k€ Assegnati SJ nel 2006 Test finale ancora in corso. Risultato atteso per metà ottobre Se ok, richiesta sblocco sj Se non ok, come procedere ? In ogni caso richiesta di sblocco di 10 k€ per i connettori

32 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/0632 Scheda di test per trigger Drell-Yan

33 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/0633 Scheda di test per trigger Drell-Yan ~ 80% dei muoni DY sono nell'accettanza del MW1 non esiste nessun trigger muonico nel primo spettrometro il trigger deve coprire circa 4 x 3 m 2 l'alone del facio muonico crea un fondo fisico che va separato → puntamento al bersaglio, con risoluzione angolare di ~1º

34 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/0634 Scheda di test per trigger Drell-Yan Come separare l'alone

35 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/0635 Scheda di test per trigger Drell-Yan Occorre selezionare pattern specifici di hit in quattro layer contigui a valle dell'assorbitore Il numero di combinazioni di hit possibili e' limitato dall'angolo di impatto massimo (~15 gradi) Il riconoscimento dei pattern e' realizzato utilizzando FPGA che ricevono direttamente i segnali LVDS dei discriminatori Ciascun modulo di trigger (supponendo un formato VME 6U) puo' ospitare 1 o 2 FPGA, e ricevere al minimo 192 segnali La nostra proposta

36 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/0636 Scheda di test per trigger Drell-Yan Per separare efficacemente l'alone e ridurre il jitter temporale della logica, e' possibile utilizzare una misura approssimativa del tempo di deriva (~100 ns max.) Il jitter del tempo di decisione e' ~ pari al binning temporale del tempo di deriva Risoluzioni temporali di 5-10 ns sono alla portata delle moderne FPGA Trigger con tempo di deriva

37 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/0637 Scheda di test per trigger Drell-Yan Le uscite LVDS dei discriminatori sono inviate alle schede digitali tramite cavi flat Ciascuna scheda digitale riceve 192 canali Come modificare il readout?

38 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/0638 Scheda di test per trigger Drell-Yan Le uscite LVDS dei discriminatori sono inviate alle schede digitali tramite cavi flat Ciascuna scheda digitale riceve 192 canali Splittando i segnali LVDS in ingresso, e' possibile inserire facilmente moduli aggiuntivi nel readout Ciascun modulo di trigger, equipaggiato con FPGA, puo' correlare almeno 24 MDTs Come modificare il readout?

39 Sezione di Torino D. Panzieri - CSN1 Trieste 18/09/0639 Scheda di test per trigger Drell-Yan Sviluppo e test dell'algoritmo di trigger con i dati esistenti (tracking + raw digits dal rivelatore); stima del rate di trigger e del massimo jitter di tempo tollerabile Implementazione dell'algoritmo in VHDL Sviluppo di 1-2 schede prototipo, con un minimo di 64 ingressi, e degli splitter LVDS Test delle schede prototipo con raggi cosmici ed il “mini- MW1” nella clean room di COMPASS (hardware gia' esistente) Programma di lavoro