1 Applicazioni Industriali delle sorgenti di Radiazioni Ionizzanti (Charge Collection in MOSFETs and SEU in SRAM) Andrea Candelori Istituto Nazionale di.

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1 1 Applicazioni Industriali delle sorgenti di Radiazioni Ionizzanti (Charge Collection in MOSFETs and SEU in SRAM) Andrea Candelori Istituto Nazionale di Fisica Nucleare and Dipartimento di Fisica, Padova

2 2 Ion Induced Charge Collection in MOSFET (Raccolta di carica dovuta all’impatto di uno ione in un MOSFET)

3 3 Ion-triggered channeling (ITC) in MOSFET Uno ione incidente su un MOSFET in condizione OFF, può perturbare il campo elettrico interno al dispositivo ed indurre un canale conduttivo (stato di conduzione) tra source e drain: tale fenomeno viene chiamato Ion-triggered channeling ITC. Referenza: S. Velacheri, L. W. Massengill and S. E. Kerns, "Single-Event-Induced Charge Collection and Direct Channel Conduction in Submicron MOSFETS“, IEEE TNS, vol. 41, n. 6, December 1994, pp. 2103-2111. Layout del dispositivo (MOSFET a canale n in condizione OFF: V G <V T =0.9V) per le simulazioni 3D Layout del dispositivo (singola giunzione p-n) per le simulazioni 3D

4 4 Ion-triggered channeling (ITC) in MOSFET Layout del dispositivo (MOSFET a canale n in condizione OFF: V GS <V T =0.9V) per le simulazioni 3D e sue curve caratteristiche (I DS -V GS e I DS -V DS al variare di V GS )

5 5 Ion-triggered channeling (ITC) in MOSFET Q =q·n·L·  r 2 n=10 19 e/h cm -3 r=0.15  m Linear charge density L=0.5  m Carica generata: Q=q·n·L·  r 2 =55 fC MOSFET nella condizione OFF: V GS <V T Carica raccolta al drain: Q D =59 fC>Q: Risultato delle simulazioni: I. 1) aumento della carica raccolta al drain (elettroni) rispetto alla giunzione p-n (drain-bulk) e quindi dovuto alla presenza del source. Questa corrente tenderebbe a scaricare un nodo floating carico positivamente connesso al drain. 2) la corrente di substrato è negativa: la carica raccolta (lacune) dal contatto di bulk è minore della carica raccolta dal contatto di drain; 3) la corrente al source è negativa (elettroni) ovvero si ha una corrente (di drift di elettroni) uscente dal source che viene raccolta al drain.

6 6 Ion-triggered channeling (ITC) in MOSFET Q =q·n·L·  r 2 n=10 19 e/h cm -3 r=0.15  m Linear charge density L=0.5  m Carica generata: Q=q·n·L·  r 2 =55 fC: MOSFET nella condizione OFF: V GS <V T Potenziale nel canale alla profondità di 0.1  m: Risultato delle simulazioni: II. 1) Gli elettroni si muovono verso punti a potenziale crescente. 2) Le lacune si muovono verso punti a potenziale decrescente. 3) Dopo 1 ps dall’impatto dello ione la barriera di potenziale per gli elettroni tra Source (O V) e Drain (3.3 V) è annullata (collasso del campo elettrico per funneling nel MOSFET con conseguente corto circuito tra source e drain), per cui si ha una corrente di drift di elettroni nel canale tra source e drain: il MOSFET si viene a trovare in condizione ON. La barriera di potenziale tra Source e Drain inizia a riformarsi dopo 19 ps dall’impatto dello ione. 4) Il fenomeno è diverso da quello dell’attivazione del BJT parassita source-emettitore (n), bulk-base (p), drain-collettore (n) con iniezione di elettroni dall’emettitore (source) alla base (bulk) per diffusione e raccolta al drain (collettore). N+N+ N+N+ P

7 7 Ion-triggered channeling (ITC) in MOSFET Layout del dispositivo (MOSFET a canale n in condizione OFF: V G <V T =0.9V) per le simulazioni 3D Layout del dispositivo (singola giunzione p-n) per le simulazioni 3D Confronto della simulazioni tra MOSFET e giunzione p-n (bulk-drain) Carica generata dalo ione incidente Q= 55 fC Carica raccolta all’impianto n+ (drain) del MOSFET: Q= 59 fC Carica raccolta all’impiato n +: della giunzione p-n: Q= 49 fC

8 8 Ion-triggered channeling (ITC) in MOSFET All’aumentare del drogaggio del source, la carica raccolta al drain del MOSFET aumenta rispetto ala carica raccolta alla giunzione pn (dal 10% al 49%) All’aumentare della lunghezza della traccia dello ione, e quindi della carica generata dallo ione incidente, aumenta la carica raccolta al drain del MOSFET rispetto alla carica raccolta dalla giunzione pn (dal 23 al 351%) Carica raccolta Q= 59 fCCarica raccolta Q= 49 fC Carica generata Q= 55 fC

9 9 Ion-triggered channeling (ITC) in MOSFET L’effetto della formazione del canale conduttivo tra source e drain vale solo per i MOSFET a canale corto N+N+ N+N+ P MOSFET a canale cortoMOSFET a canale lungo N+N+ N+N+ P

10 10 Ion-triggered channeling (ITC) in MOSFET MOSFET a canale corto MOSFET a canale lungo All’aumentare del drogaggio del source, la carica raccolta al drain del MOSFET aumenta rispetto alla carica raccolta all’impianto n + della giunzione pn (dal 10% al 49%) Tale effetto non è rilevabile nel caso di un MOSFET a canale lungo Carica generata Q= 55 fC

11 11 Ion-triggered channeling (ITC) in MOSFET Effetto dell’inclinazione dello ione Caratteristiche della simulazione -Source doping: 5·10 20 cm -3 -V S =0V V D =3 V V G =0V V B =0V -Ion track length: 0.5  m -Charge generated by the ion: Q=55 fC Carica raccolta al drain al variare dell’angolo di incidenza dello ione (la carica generata dallo ione è 55 fC) Potenziale nel canale alla profonsità di 1  m per un angolo di incidenza dello ione di 45º N+N+ N+N+ P

12 12 Ion-triggered channeling (ITC) in MOSFET Effetto dell’inclinazione dello ione Caratteristiche della simulazione -Source doping: 5·10 20 cm -3 -V S =0V V D =3 V V G =0V V B =0V -Ion track length: 0.5  m -Charge generated by the ion: Q=55 fC Carica raccolta al drain al variare dell’angolo di incidenza dello ione (la carica generata dallo ione è 55 fC) Corrente ai contatti di Drain, Source e Substrato per un angolo di incidenza dello ione di 45º

13 13 Ion-triggered channeling (ITC) in MOSFET MOSFET a canale corto MOSFET a canale lungo All’aumentare dell’angolo di incidenza, la carica raccolta al drain del MOSFET aumenta rispetto alla carica raccolta all’impianto n + della giunzione pn (dal 46% al 470%) Tale effetto non è rilevabile nel caso di un MOSFET a canale lungo Carica generata Q= 55 fC

14 14 Ion-triggered channeling (ITC) in MOSFET Uno ione incidente su un MOSFET in condizione OFF, può perturbare il campo elettrico interno al dispositivo ed indurre un canale conduttivo (stato di conduzione) tra source e drain: tale fenomeno viene chiamato Ion-triggered channeling ITC. L’ITC avviene non solo se lo ione colpisce il drain del dispositivo ma anche se lo ione impatta sul dispositivo al centro del canale. Corrente ai contatti di Drain, Source e Substrato per uno ione che colpisce il dispositivo tra Source e Drain. Drogaggio del Source 5·10 20 cm -3. Carica raccolta dal drain 56 fC. Carica raccolta dall’impianto p + della giunzione p-n: 46 fC. Aumento della carica raccolta per il MOSFET rispetto alla giunzione p-n del 33%

15 15 Ion-triggered channeling (ITC) in MOSFET Conclusioni -l’ITC (Ion-triggered channeling) è un processo che causa un aumento della carica raccolta al Drain del MOSFET, rispetto alla carica generata dallo ione incidente o alla carica raccolta all’impianto p + di una giunzione p-n nelle medesime condizioni operative; -l’ITC avviene nei MOSFET a canale corto sub-micrometrici, mentre non è osservabile nei MOSFET con lunghezza del canale superiore al micrometro; -a causa dell’impatto dello ione il campo elettrico all’interno del dispositivo viene perturbato: la barriera di potenziale tra Source e Drain per un MOSFET in condizione OFF viene annullata, si presenta un gradiente di potenziale tra Source e Drain che causa una corrente di drift di elettroni (per un MOSFET a canale n) tra Source e Drain. Si viene quindi a creare un corto-circuito tra Source e Drain ed è come se il MOSFET venisse a trovarsi nella condizione ON; -all’aumentare dell’angolo di incidenza il fenomeno viene rafforzato; -il fenomeno si verifica non solo se lo ione incide sul MOSFET al Drain, ma anche se lo ione incide sul MOSFET al centro del canale.

16 16 Ion-triggered channeling (ITC) in MOSFET: approfondimento Referenze: E. Takeda et al., “A Cross Section of  -Particle-Induced Soft-Errors Phenomena in VLSI’s“, IEEE TNS, vol. 36, n. 11, November 1989, pp. 2567-2579, Section VIII; G. Gasiot, D. Giot and P. Roche, “Alpha- Induced Multiple Cell Upsets in Standard and Radiation Hardened SRAMs Manufactured in a 65 CMOS Technology“, IEEE TNS, vol. 53, n. 6, December 2006, pp. 3479-3486, Fig.12. 1) Fase di Funneling (1-10 ps): dopo 1 ps dall’impatto dello ione su un MOSFET a canale n in condizione OFF (V S =V G =V B =0 e V D >0), la barriera di potenziale per gli elettroni tra Source e Drain si annulla ed è presente un campo elettrico tra Source e Drain: il MOSFET viene a trovarsi in una condizione di conduzione tra Source e Drain ovvero in condizione ON. Dopo 10 ps la barriera di potenziale tra Source e Drain viene a riformarsi anche se la sua altezza è inferiore alle condizioni stazionarie. 2) Fase Bipolare (10-50 ps): la corrente di elettroni tra Source e Drain continua a fluire anche dopo il riformarsi della barriera di potenziale tra Source e Drain: gli elettroni infatti passano sulla barriera di potenziale della giunzione p-n che si è riformata ma che è minore rispetto alle condizioni stazionarie. Il meccanismo è analogo a quello della conduzione sottosoglia di un MOSFET, in cui gli elettroni fluiscono (portatori minoritari) fluiscono tra source e drain superando la barriera di potenziale della giunzione p-n del canale ovvero source- substrato (conduzione bipolare). 3) Fase di Diffusione (>50 ps). In questa fase è predominante la corrente di elettroni tra Source e Drain dovuta alla diffusione dei portatori: tale corrente decresce nel tempo fino ad annullarsi con il re-instaurarsi delle condizioni di equilibrio.

17 17 1) Fase di Funneling (1-10 ps): dopo 1 ps dall’impatto dello ione su un MOSFET a canale n in condizione OFF (V S =V G =V B =0 e V D >0), la barriera di potenziale per gli elettroni tra Source e Drain si annulla ed è presente un campo elettrico tra Source e Drain: il MOSFET viene a trovarsi in una condizione di conduzione tra Source e Drain ovvero in condizione ON. Dopo 10 ps la barriera di potenziale tra Source e Drain viene a riformarsi anche se la sua altezza è inferiore alle condizioni stazionarie. Ion-triggered channeling (ITC) in MOSFET: approfondimento

18 18 Ion-triggered channeling (ITC) in MOSFET: approfondimento 2) Fase Bipolare (10-50 ps): la corrente di elettroni tra Source e Drain continua a fluire anche dopo il riformarsi della barriera di potenziale tra Source e Drain: gli elettroni infatti passano sulla barriera di potenziale della giunzione p-n che si è riformata ma che è minore rispetto alle condizioni stazionarie. Il meccanismo è analogo a quello della conduzione sottosoglia di un MOSFET, in cui gli elettroni (portatori minoritari) fluiscono tra source e drain superando la barriera di potenziale della giunzione p-n source- substrato (conduzione bipolare).

19 19 Giunzione p-n Polarizzazione diretta Polarizzazione inversa

20 20 All’equilibrio termico BJT (Transistor bipolare a giunzione) n p n

21 21 Entrambe le giunzioni polarizzate inversamente BJT (Transistor bipolare a giunzione) n p n + - + -

22 22 Entrambe le giunzioni polarizzate direttamente BJT (Transistor bipolare a giunzione) n p n

23 23 Giunzione BE polarizzata direttamente e giunzione BC polarizzata inversamente BJT (Transistor bipolare a giunzione) n p n + -

24 24 BJT (Transistor bipolare a giunzione) Referenza: R. Muller e T. I. Kamins, Dispositivi Elettronici nei circuiti intergrati, Bollati Boringhieri E: Emettitore B: base C: Collettore Giunzione BE polarizzata direttamente: i portatori minoritari (per la base) ovvero gli elettroni (e) per diffusione attraversano la regione di svuotamento emettitore-base e la base fino a giungere alla regione di svuotamento della giunzione base-collettore. Giunzione BC polarizzata inversamente: tali elettroni se raggiungono la regione di svuotamento della giunzione BC per drift possono raggiungere il collettore. n p n + - e DiffusioneDrift

25 25 Single Event Upset (SEU) in SRAM

26 26 MOSFET a canale p ed n con V G =V CC >0 V G,P-MOSFET =V CC >0 => OFF V G,N-MOSFET =V CC >0 => ON http://tams-www.informatik.uni-hamburg.de/applets/cmos/cmosdemo.html S D

27 27 MOSFET a canale p ed n con V G =V CC >0 http://tams-www.informatik.uni-hamburg.de/applets/cmos/cmosdemo.html V G,P-MOSFET =GND=0 => ONV G,N-MOSFET =GND=0 => OFF S D

28 28 CMOS Inverter V G,P-MOSFET =V CC >0 => OFF V G,N-MOSFET =V CC >0 => ON V G,P-MOSFET = GND=0 => ON V G,N-MOSFET = GND=0 => OFF Da "1" a "0" Da "0" a "1"

29 29 CMOS Inverter http://tams-www.informatik.uni-hamburg.de/applets/hades/webdemos/05-switched/40-cmos/inverter.html V G,P-MOSFET =V CC >0 => OFF V G,N-MOSFET =V CC >0 => ON Da "1" a "0" S D

30 30 CMOS Inverter http://tams-www.informatik.uni-hamburg.de/applets/hades/webdemos/05-switched/40-cmos/inverter.html V G,P-MOSFET = GND=0 => ON V G,N-MOSFET = GND=0 => OFF Da "0" a "1" S D

31 31 Memoria SRAM: operazione di scrittura "1" P-ON P-OFF N-ON N-OFF Word line address selection if high http://tams-www.informatik.uni-hamburg.de/applets/hades/webdemos/05-switched/40-cmos/sramcell.html Bit line (written or stored value "1") Bit line (written or stored value "0") Data line: write value "1" if high or "0" if low Data line: Enable writing if low Writing operation "1" SS D D

32 32 Memoria SRAM: valore immagazzinato "1" P-ON P-OFF N-ON N-OFF Word line address selection if high http://tams-www.informatik.uni-hamburg.de/applets/hades/webdemos/05-switched/40-cmos/sramcell.html Bit line (floating) Bit line (floating) Data line: Write value "1" if high or "0" if low Data line: enable writing if low Stored value "1" S S D D

33 33 Memoria SRAM: valore immagazzinato "1": SEE (Parte 1a) P-ON P-OFF N-ON N-OFF Word line address selection if high Bit line (floating) Bit line (floating) Data line: Write value "1" if high or "0" if low Data line: enable writing if low Store value "1" SEE: the p-MOSFET status changes from OFF to ON: what happens? SS D D

34 34 Memoria SRAM: valore immagazzinato "1": SEE (Parte 2a) 3a) P-OFF 1) P-ON 5) N-OFF 3b) N-ON Word line address selection if high Bit line (floating) Bit line (floating) Data line: Write value "1" if high or "0" if low Data line: enable writing if low Stored value from "1" to "0" SEE: the p-MOSFET status changes from OFF to ON: what happens? 2) "H" 4) L SS D D

35 35 Memoria SRAM: valore immagazzinato "1": SEE (Parte 3a) 3) P-OFF 1) P-ON 6) N-OFF 4) N-ON Word line address selection if high Bit line (floating) Bit line (floating) Data line: Write value "1" if high or "0" if low Data line: enable writing if low Stored value from "1" to "0" SEE: the p-MOSFET status changes from OFF to ON: what happens? 5) L 2) "H" SS D D

36 36 Memoria SRAM: valore immagazzinato "1": SEE (Parte 4a) 3) P-OFF 1) P-ON 6) N-OFF 4) N-ON Word line address selection if high Data line: Write value "1" if high or "0" if low Data line: enable writing if low Stored value from "1" to "0" SEE: the p-MOSFET status changes from OFF to ON: what happens? 5) L Bit line (written or stored value "0") Bit line (written or stored value "1") 2) "H" SS DD

37 37 Memoria SRAM: operazione di scrittura "0" P-OFF P-ON N-OFF N-ON Word line address selection if high http://tams-www.informatik.uni-hamburg.de/applets/hades/webdemos/05-switched/40-cmos/sramcell.html Bit line (written or stored value "0") Bit line (written or stored value "1") Data line (Write value "1" if high or "0" if low) Data line (Enable writing if low) Writing operation "0" SS DD

38 38 Memoria SRAM: valore immagazzinato "0" P-OFF P-ON N-OFF N-ON Word line address selection if high http://tams-www.informatik.uni-hamburg.de/applets/hades/webdemos/05-switched/40-cmos/sramcell.html Bit line (floating) Bit line (floating) Data line: Write value "1" if high or "0" if low Data line: enable writing if low Stored value "0" SS DD

39 39 Memoria SRAM: valore immagazzinato "0": SEE (Parte 1b) P-OFF P-ON N-OFF N-ON Word line address selection if high Bit line (floating) Bit line (floating) Data line: Write value "1" if high or "0" if low Data line: enable writing if low SEE: the n-MOSFET status changes from OFF to ON: what happens? Stored value from "0" to "1" SS DD

40 40 Memoria SRAM: valore immagazzinato "0": SEE (Parte 2b) 3a) P-ON 5) P-OFF 1) N-ON 3a) N-OFF Word line address selection if high Bit line (floating) Bit line (floating) Data line: Write value "1" if high or "0" if low Data line: enable writing if low SEE: the n-MOSFET status changes from OFF to ON: what happens? 4) H Stored value from "0" to "1" 2) “L" SS DD

41 41 Memoria SRAM: valore immagazzinato "0": SEE (Parte 3b) 3a) P-ON 5) P-OFF 1) N-ON 3a) N-OFF Word line address selection if high Bit line (floating) Bit line (floating) Data line: Write value "1" if high or "0" if low Data line: enable writing if low SEE: the n-MOSFET status changes from OFF to ON: what happens? 4) H Stored value from "0" to "1" 2) “L" SS DD

42 42 Memoria SRAM: valore immagazzinato "0": SEE (Parte 4b) 3a) P-ON 5) P-OFF 1) N-ON 3a) N-OFF Word line address selection if high Data line: Write value "1" if high or "0" if low Data line: enable writing if low SEE: the n-MOSFET status changes from OFF to ON: what happens? 4) H Bit line (written or stored value "1") Bit line (written or stored value "0") Stored value from "0" to "1" 2) “L" SS D D

43 43 Memoria SRAM: valore immagazzinato "0": SEE (Parte 4b) Esempio dell’andamento della tensione al drain per l’ n-MOSFET con il canale in condizione OFF a seguito dell’impatto con uno ione: LET 40.5 MeV·cm 2 /mg sottosoglia.

44 44 Memoria SRAM: ricapitolazione I La parte sensibile del dispositivo sono i MOSFET nello stato OFF: se un transistor nello stato OFF a causa di un SEE va a portarsi anche temporaneamente nello stato ON si può avere un SEU nella cella di memoria. La sensibilità è maggiore per gli n-MOSFET.

45 45 Memoria SRAM: ricapitolazione II La parte sensibile del dispositivo sono i MOSFET nello stato OFF: se un transistor nello stato OFF a causa di un SEE va a portarsi anche temporaneamente nello stato ON si può avere un SEU nella cella di memoria. La sensibilità è maggiore per gli n-MOSFET.

46 46 Memoria SRAM: dallo Schematico al Layout PMOS NMOS NMOS access transistor Schematico Layout Inverter #2 Inverter #1

47 47 Memoria SRAM: dal Layout alla simulazione 3D Layout Simulazione 3D IEEE TNS, vol. 48, n. 6, December 2001, pp.1893-1903, "SEU-Sensitive Volumes in Bulk and SOI SRAMs From First- Principles Calculations and Experiments", P. E. Dodd, M. R. Shaneyfelt, K. M. Horn, D. S. Walsh, G. L. Hash, T. A. Hill, B. L. Draper, J. R. Schwank, F. W. Sexton, and P. S. Winokur. NMOS access transistor

48 48 Memoria SRAM: area del dispositivo sensibile (sezione d’urto) PMOS-ON PMOS-OFF NMOS-OFFNMOS-ON NMOS access transistor D D S S S S D D Quali sono le parti sensibili al SEU della cella di memoria SRAM, all’aumentare del valore di LET dello ione incidente?

49 49 Memoria SRAM: curva  -LET dalle simulazioni Upset cross section of the device: value from a cell multiplied by the number of cells (256k) ON OFF ON

50 50 Memoria SRAM: curva  -LET simulazioni e dati sperimentali Upset cross section of the device: value from a cell multiplied by the number of cells (8k)

51 51 Memoria SRAM: analisi con un microfascio LET dello ione incidente:16 MeV·cm 2 /mg. Le regioni sensibili al SEU sono solo i drain degli n-MOSFET in condizione OFF. ON OFF ON Simulazione 3D Microfascio

52 52 PMOS NMOS access ON OFF ON OFF PMOS NMOS access ON OFF ON OFF Memoria SRAM: analisi con un microbeam NMOS access NMOS access

53 53 Memoria SRAM: analisi con un microbeam Micromapping della SRAM "TDSRAM05" in condizione di saturazione della sezione d’urto (  sat =0.06 cm 2 ) con ioni aventi LET 14.6 MeV·cm 2 /mg. Il valore di  sat =0.06 cm 2 riportato a livello di singola cella corrisponde a 0.06 cm 2 /491520=12.2  m 2. L’area di una singola cella, che ha dimensione 7.45  m·6.1  m=45.4  m 2 è evidenziata dal rettangolo tratteggiato. I cerchi evidenziano la superficie delle regioni sensibili: -le regioni sensibili in prossimità dei drain dei transistor n-MOSFET nelle p-well in condizione off; -le regioni sensibili in prossimità dei source dei transistor p-MOSFET nelle n-well in condizione off; (Le regioni sensibili hanno un diametro raggio di 1.5  m e uno spessore di  1-2  m) ON OFF NMOSPMOS

54 54 Memoria SRAM: come aumentare la resistenza alle radiazioni? Utilizzo di tecniche di dissipazione (vanno contro il trend della tecnologia): 1) aumentare il valore del LET di soglia della curva di Weibull, aumentando le dimensioni dei transistor della cella, e aumentando di conseguenza: -la capacità di fornire corrente e la conduttanza: i transistor sono così in grado di fornire una corrente addizionale in modo tale da mantenere lo stato logico iniziale anche a seguito della perturbazione indotta dall’impatto dello ione; -la capacità del nodo, in modo da diminuire le variazioni di tensione; 2) inserire dei resistori tra gli invertitori accoppiati della SRAM, in modo da aumentare il tempo di ritardo RC.

55 55 Test

56 56 1)Descrivi il fenomeno dell’ITC (Ion-Triggered-Channeling) in un MOSFET facendo riferimento alla fase di funneling, alla fase bipolare e alla fase di diffusione. 2)Descrivi il fenomeno del SEU (Single-Event-Upset) in una cella di memoria SRAM realizzata con 2 MOSFET a canale p e 2 MOSFET a canale n, indicando le parti dei transistor sensibili agli Effetti da Evento Singolo nel caso della transizione 1  0 e 0  1. Test: domande 1-2

57 57 Note -Il materiale, la cui raccolta e organizzazione ha richiesto un notevole impegno, può essere utilizzato liberamente per fini di studio e ricerca, se possibile citandone la fonte e le referenze. -Ringrazio tutti coloro che mi segnaleranno parti da correggere/migliorare.