IPGen: un framework per la generazione automatica di IP-Core per FPGA

Presentazione sul tema: "IPGen: un framework per la generazione automatica di IP-Core per FPGA"— Transcript della presentazione:

1 IPGen: un framework per la generazione automatica di IP-Core per FPGA
Relatore: Prof. Donatella SCIUTO Correlatore: Ing. Marco D. SANTAMBROGIO Tesi di Laurea di: Matteo Murgida Alessandro Panella

2 Sommario Obiettivi e motivazioni Dal core all’IP-Core
IPGen nel flusso di Caronte Approcci precedenti Infrastrutture di comunicazione Struttura dell’IP-Core generato Struttura del framework e flusso operativo Convenzioni di utilizzo Risultati sperimentali Conclusioni e sviluppi futuri

3 Obiettivi e motivazioni
OBIETTIVO GENERALE Realizzare un programma in grado di generare automaticamente IP-Core partendo da core forniti in input dall’utente. OBIETTIVI SPECIFICI Supporto a CoreConnect OPB; supporto a Wishbone. MOTIVAZIONI Ridurre il tempo di sviluppo di componenti hardware per architetture modulari; generare istantaneamente i moduli riconfigurabili nel flusso di Caronte; incrementare il riuso dei core.

4 Dal core all’IP-Core L’interfacciamento avviene “incapsulando” il core all’interno di una struttura contenente: l’interfaccia di comunicazione; il supporto a tale interfaccia. Il risultato viene chiamato IP-Core.

5 IPGen nel flusso di Caronte
Caronte permette di creare sistemi dinamicamente riconfigurabili partendo da specifiche di alto livello. IPGen si colloca nella fase di generazione di HW-SSP del flusso di Caronte.

6 Approcci precedenti OCP Socket Interface Adaptor Logic OCP Socket
Propone un nuovo standard Descritto dettagliatamente Organizzazione consolidata Bus Wrapper Difficile da utilizzare Interface Adaptor Logic Propone un nuovo standard Più leggero di OCP Progetto abbandonato OCP Socket Interface Adaptor Logic Propone un nuovo standard Descritto dettagliatamente Organizzazione consolidata Bus Wrapper Difficile da utilizzare Propone un nuovo standard Più leggero di OCP Progetto abbandonato EDK Create/Import Peripheral Wizard Serve per importare IP-Core in EDK connessi a OPB o PLB Genera i file MHS e PAO Fornisce il template da “riempire” Impulse CoDeveloper Sintesi di sistemi partendo da specifiche di alto livello Supporto per molti bus Si conoscono a priori le porte dei core da interfacciare Impulse CoDeveloper EDK Create/Import Peripheral Wizard Sintesi di sistemi partendo da specifiche di alto livello Supporto per molti bus Si conoscono a priori le porte dei core da interfacciare Serve per importare IP-Core in EDK connessi a OPB o PLB Genera i file MHS e PAO Fornisce il template da “riempire”

7 Infrastrutture di comunicazione
IPGen supporta due tipi di bus: CoreConnect OPB, mediante due interfacce: PSelect IPIF Wishbone, non necessita di alcuna interfaccia da istanziare.

8 Struttura dell’IP-Core generato
In generale tre livelli logici: Core: funzionalità fornita dall’utente Stub: logica di comunicazione tra core e interfaccia IP-Core: top level della struttura Nel caso Wishbone struttura degenere: Lo stub coincide con l’IP-Core

9 Struttura del framework e flusso operativo (1)
Due classi principali: READER e WRITER Una classe di supporto: CLEANER READER: riceve in input il core; ottiene una stringa contenente l’entity del core pulita dai commenti; esegue un parsing della stringa; crea le liste dei segnali di I/O e dei generic.

10 Struttura del framework e flusso operativo (2)
WRITER: pulisce il core dai valori di default dei generic; riceve dal reader le liste dei signali di I/O e dei generic; crea le descrizioni VHDL dello stub e dell’IP-Core.

11 Convenzioni di utilizzo
Principio fondamentale: il core non deve contenere alcun riferimento alla logica di comunicazione. La non osservanza di ciò implica: inutili e dannose ridondanze nell’IP-Core generato; non riusabilità del core. Requisiti pratici: convenzioni di nomenclatura necessarie affinché IPGen riconosca segnali standard: i segnali di Clock, di Interrupt e di Reset vanno denominati rispettivamente clk, intr e reset; sono supportati solamente segnali di tipo std_logic e std_logic_vector.

12 Risultati sperimentali (1)
Due parametri: occupazione e tempo di esecuzione L’occupazione della IPIF non mostra correlazioni con la dimensione dell’IP-Core; l’occupazione relativa diminuisce al crescere delle dimensioni del core; il tempo di esecuzione è sostanzialmente costante.

13 Risultati sperimentali (2)
Utilizzo di “DUMMY CORE” core “vuoti” atti a testare le prestazioni di IPGen in particolari situazioni; RISULTATI SIGNIFICATIVI: occupazione dello stub e tempo di esecuzione aumentano all’aumentare di: numero di porte del core; dimensioni delle porte, soprattutto in ingresso.

14 Conclusioni e sviluppi futuri
il framework funziona correttamente; prestazioni soddisfacenti; consistente risparmio di tempo in fase di progettazione; Fast IP-Core Generation in a Partial Dynamic Reconfiguration Workflow, VLSI-SoC 2006 Sviluppi futuri: rendere robusta e flessibile la versione attuale del tool; espandere ad altre interfacce e bus; supporto per IP-Core di tipo master; integrare il tool nel flusso di Earendil; GUI.

15 FINE PRESENTAZIONE Domande?