COMPONENTE 7474. Il componente 7474 è formato da due Flip Flop D. Pertanto presenta come ingressi: 1PRN/1CLRN e 2PRN/2CLRN, ossia PRESET/CLEAR asincroni.

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1 COMPONENTE 7474

2 Il componente 7474 è formato da due Flip Flop D. Pertanto presenta come ingressi: 1PRN/1CLRN e 2PRN/2CLRN, ossia PRESET/CLEAR asincroni rispettivamente per il Flip Flop 1 e 2; questi ingressi sono veri negati, ossia sono attivi per valore '0'; 1D e 2D, ossia gli ingressi con cui immettere i bit che devono essere campionati dai Flip Flop 1 e 2; 1CLK e 2CLK, ossia i segnali di clock rispettivamente per i Flip Flop 1 e 2. Le uscite del componente sono, come ci si può aspettare: 1Q e 2Q, ossia le uscite vere dei due Flip Flop; 1QN e 2QN, ossia le uscite negate dei due Flip Flop.

3 Qui è riportato lo schematico del componente realizzato con Xilinx. Poiché i Flip Flop D integrati nel sistema dispongono di PRESET/CLEAR veri (non negati), i segnali in ingresso FIRST_PRN, FIRST_CLRN, SECOND_PRN, SECOND_CLRN vengono negati prima di essere portati ai Flip Flop.

4 Per la simulazione del componente realizzato si è utilizzato il seguente codice:

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7 SIMULAZIONE BEHAVIOURAL: PRESET e CLEAR agiscono in modo asincrono Con PRESET e CLEAR a '1', i due Flip Flop, in corrispondenza di un fronte positivo del clock (ciascuno del proprio), campionano i dati dei segnali FIRST_D e SECOND_D Combinazione illecita: PRESET e CLEAR entrambi attivi. Si nota che il segnale di CLEAR risulta prioritario rispetto a quello di PRESET Variazione non campionata

8 SIMULAZIONE POST-ROUTE: Il comportamento riscontrato è lo stesso di quello osservato nella simulazione behavioural, ad eccezione del ritardo insito nella tecnologia della rete e messo in luce dalla simulazione post- route. Ritardo tra variazione degli ingressi e variazione delle uscite Piccoli sfalsamenti dovuti alla presenza del NOT prima delle uscite FIRST_QN e SECOND_QN