Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Stato del progetto TDAQ di ATLAS e richieste finanziarie 2002/2003 S.Falciano - INFN Roma1.

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1 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Stato del progetto TDAQ di ATLAS e richieste finanziarie 2002/2003 S.Falciano - INFN Roma1

2 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 ATLAS Trigger / DAQ Architecture Detectors Front-end Pipelines Readout Buffers Event Builder Buffers & Processing Farms Data Storage Readout Drivers RoI Pointers 1 GHz interaction rate / <75 (100) kHz O (1) kHz output rate O (100) Hz output rate 2  s latency O (10) ms latency ~ seconds latency 40 MHz bunch-crossing rate HLT LVL2 RoI Region-of- Interest (RoI) concept Specialized algorithms Fast selection with early rejection EF  Full event available  Offline derived algorithms  Seeding by LVL2  Best calibration / alignment  Latency less demanding LVL1  Hardware based (FPGA and ASIC)  Coarse calorimeter granularity  Trigger muon detectors

3 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Struttura del progetto TDAQ Attività italiane : LVL1, HLT, DAQ, DCS –Consuntivi e sblocchi s.j. per il 2002 –Impegni e previsioni di spesa per il 2003 Aggiornamento profili di spesa CORE e MoU Outline della presentazione

4 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Overview e “dipendenze” del progetto Calo InnDet Muon TDAQ Detector Interface Group Offline Physics

5 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Struttura del progetto TDAQ –LVL1 Muon (barrel + endcap), MuCTPI Calorimeter CTP (Central Trigger Processor) –HLT Detector slices LVL2/EF PESA (Physics and Event Selection Architecture) –DAQ Data Flow Online Software DCS (Detector Control System) –Common activities Architecture Sw releases etc.....

6 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Attività italiane (1) Sviluppi hardware (processore di trigger di Livello-1, prototipi di trigger Livello-2 ed Event Filter) Sviluppi software online (DAQ testbeam, framework e data flow per HLT) Studi di Trigger Performance - PESA (simulazioni e sviluppi algoritmi online)

7 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Attività italiane (2) Trigger di Livello-1 muoni (barrel) (LNF, Napoli, Roma1, Roma2) Trigger di Livello-2 muoni (barrel) (Pisa, Roma1) Trigger di Livello-2 pixel (Genova) Event Filter (Lecce, Pavia, Roma3) DAQ testbeam (TDAQ + gruppi detector)

8 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Incarichi nel progetto TDAQ A.Nisati (Roma1) -> IB Chairperson e Coordinatore algoritmi muoni in PESA V.Vercesi (Pavia) -> Coordinatore PESA (Physics and Event Selection Algorithms and Architecture) F.Parodi (Genova) -> Coordinatore algoritmi b-tagging in PESA S.Veneziano (Roma1) -> Coordinatore trigger LVL1 muoni barrel+endcap+MCTPI S.Falciano (Roma1) -> Coordinatore Detector Readout nel DIG e Detector HLT slice tests

9 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Organizzazione del progetto TDAQ Nel TDAQ, come in tutti gli altri sub-system di ATLAS, si lavora controllando il raggiungimento degli obbiettivi attraverso la preparazione e successiva verifica di: Milestone dettagliate, interne ai vari sotto-progetti (e.g. LVL1, HLT, DCS, etc.), generalmente note solo alla comunità specifica e utilizzate dagli sviluppatori del progetto stesso Milestone piu’ generali che sono note a tutta la comunita’ del progetto TDAQ PDR : Preliminary Design Review FDR : Final Design Review PRR : Production Rediness Review

10 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Outline presentazione LVL1 SW HLT SW HLT & DAQ HW LVL1 HW Software framework Trigger Performance Algoritmi Simulazioni + Richieste finanziarie Richieste Finanziarie + (Usa le risorse del calcolo e di GRID) PESA

11 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Trigger di Livello-1  barrel Studio delle prestazioni del trigger e sviluppo del codice di simulazione Sviluppo elettronica on-detector Sviluppo elettronica off-detector

12 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Sviluppo elettronica on-detector –connessioni del Front-End con trigger e readout –ASIC Matrice di Coincidenza –PAD e Splitter Boxes –Link ottico (Tx) Sviluppo elettronica off-detector –Readout Driver –Sector Logic –Link ottico (Rx)

13 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 RPC LVL1 trigger/readout slice

14 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 “La priorità è stata posta sullo sviluppo dell’elettronica on-detector” stato sett 01attuale 4 PDR Sector Logic 31.07.01PDR ROD (effettuato il PDR del backplane) 31.12.01 4 PDR Optical Link (nuova versione) 4 FDR CM ASIC 4 FDR PAD 4 FDR Splitter 31.03.02 4 FDR Optical Link (nuova versione) 30.06.02FDR Sector Logic FDR ROD 30.10.02Irradiation test of all components, including ASIC 30.09.02Full system test 31.12.02PRR full trigger system 31.12.03Mass production completed 30.04.04On-detector trigger electronics available 31.12.04Off-detector trigger electronics available Il ritardo di LHC non e’ stato ancora considerato nelle milestones del LVL1, ha causato un ritardo di sei mesi nella istallazione dello spettrometro Milestones LVL1 Barrel

15 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 RPC LVL1 trigger/readout slice

16 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Finanziamenti 2002 Roma 2 prototipi splitter (finanziati k€ 2.5) –Prototipi Splitter realizzati (LNF+Roma) e utilizzati al test stand di Napoli (FDR 12 marzo 2002) –Versione finale pronta a luglio di: Splitter eta, Splitter phi e Motherboard Si chiede lo sblocco SJ (CA k€ 322) a settembre, per poter effettuare nel frattempo una stima piu’ completa dei costi (sj di tipo 1 e sottoposto alla realizzazione della FDR).

17 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 RPC LVL1 trigger/readout slice DCS (controllo e inizializzazione del LVL1)

18 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Finanziamenti 2002 (1) 2 prototipi ROD SJ al PDR (allocati k€ 4). –E’ stato deciso in accordo con i referees di Atlas di spostare il progetto al prossimo anno, per potersi concentrare sullo sviluppo dell’elettronica on- detector. –Non si chiede lo sblocco SJ. 2 CAN Controller per SCADA + IF (fin. k€ 4). –Il DCS dell’esperimento non ha ancora preso una decisione, prevista entro l’anno.

19 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 RPC LVL1 trigger/readout slice

20 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Finanziamenti 2002 (2) 2 prototipi Sector Logic SJ al PDR: –PDR: 12 Marzo 2002 –Prototipo VME, con funzionalita’ ridotte, pronto a settembre, per effettuare lo slice test. –Si chiede lo sblocco SJ (C 4k€).

21 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Finanziamenti 2002 (3) Meccanica e stampi cooling PAD –ATLAS sta studiando la possibilita’ di aumentare la potenza di raffreddamento della caverna. –Prototipi della meccanica finale di PAD e Splitter sono in produzione, senza piani di raffreddamento 3 PADs 3 Splitter –Studi di integrazione previsti a Frascati e CERN durante il periodo luglio-ottobre.

22 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Finanziamenti 2002 (4) Test irraggiamento Lovanio –Una campagna e’ stata finanziata ed effettuata, costo effettivo k€ 0.9x4. –La seconda campagna prevista in autunno, ma non e’ stata ancora trovata una finestra di tempo utilizzabile dal LVL1. –Chiediamo lo sblocco della seconda campagna ME k€ 3.5. Chiediamo lo sblocco di ME 2/3 anno (k€ 8) per il nuovo assegno di ricerca.

23 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Finanziamenti 2002(5) Produzione PAD OR: –Si chiede lo sblocco a Settembre (k€ 215), per poter effettuare nel frattempo una stima accurata dei costi. –la produzione verra’ effettuata verso la fine dell’anno, non appena il prototipo finale di PAD e’ pronto. Crate VME64x (finanziati k€ 7.5) : – puo’ essere acquistato, essendo stata fatta la scelta della CPU (Concurrent)

24 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Finanziamenti 2002(6) Secondo MPW run ASIC CM, packaging e testing: –I test finora effettuati non sembrano richiedere un secondo run (test d’irraggiamento da fare). –Test completi verranno effettuati a settembre in laboratorio nello slice test. (allocati sj k€ 70 + 19.5). Nuova richiesta: ME 1 MU –Test beam X5: 3 doppietti 50x50 cm2 equipaggiati con prototipi di Splitters e TDC. Studio della risposta del FE+Receivers, che verranno prodotti a fine anno (Splitters) Studi di risposta del trigger utilizzando la configurazione finale delle camere ed in presenza di fondo (simulazione dettagliata dell’hardware). Da confrontare con i test del 2003, dove sara’ utilizzata l’elettronica finale

25 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 History CMA ASIC submitted 20th November 2001 49 dies packaged by March 15th with four-pin bonding following preliminary specs (package 0208). New wafers had to be selected for packaging with final Bonding. Loadboard arrived 10th March to test site (Milano), following specifications (package 0219), had to be fixed to package 0208. Industry tests started 21st March on 49 packages 0208 with scan tests. S.Veneziano

26 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 History 2 7th April functional tests sent by Rome to industry 15th April 5 0208 tested devices (no RAM tests) and loadboard sent to Rome. 20th April RAM test vectors sent by Rome to industry. 29th April 44 fully tested 0208 package devices at Microtech. 23rd May 37 devices with package 0219 tested at Microtech. S.Veneziano

27 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 CM ASIC layout and architecture 430 kgates UMC 0.18  m, 320 MHz PLL (X8), 24 double-port RAMs. S.Veneziano

28 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 CMA Loadboard Loadboard developped for Teradyne tester, has been designed with additional connectors for PLL test and lab tests in Rome. S.Veneziano

29 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Industrial test results 49 0208 packages tested: –7 failing on GND –1 RAM fail –1 SCAN fail –40 OK (81.6% yield) 37 1219 packages tested: –No GND fails (already discarded?) –4 RAM fails –3 SCAN fails –30 OK (81.1% yield) 70 ASICs good, to be used for further tests and irradiation. S.Veneziano

30 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 LAB setup 36x64K T=6.125ns Pattern generator Clock jitter Waveform Analyser T=10ns Generator PODs GPIB LAN loadboard I2C on RJ45 S.Veneziano

31 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 PLL vs Voltage 160 MHz derived clock output has been used to check PLL stability (320 MHz) 40 MHz input 160 MHz on dedicated IO S.Veneziano

32 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Time interpolator linearity Hits on four channels have been generated, in 1 ns steps, within a range of 4 BCs (CH 1-4), also trigger output time is measured (K). Very preliminary S.Veneziano

33 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Power vs voltage Power consumption is within specs (1.5 W) ASIC Core power (high frequency mode) = 1.26W S.Veneziano

34 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 RPC LVL1 trigger/readout slice

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39 Finanziamenti 2002 Napoli Prototipo scheda RX (mezzanine+VME) (finanziati 7 k€) –PAROLI -> GLINK mezzanines –VME nel 2003 Prototipi TX on-detector (finanziati 3 k€) –PAROLI -> GLINK mezzanine PDR FDR Nuova stima dei costi TX-RX (-fibre) –456 k€ (fattore 1.5 costi previsti CORE) –Da aggiungere il costo delle fibre (0.2k€/100m)

40 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Finanziamenti 2002 Napoli (2) Test irraggiamento TX (finanziati 2.5 k€) –In Giappone (gruppo TGC) test Single Event Upset –Roma ISS total dose, da fare Prototipo backplane (finanziati 2.5 k€) –ROD PDR (-) + logica collaudo (costi aggiuntivi) Crate VME64x (finanziati 7.5 k€) –acquistato CPU VME64x (finanziati 4 k€)

41 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Tabella sblocco SJ (k€) 2002 MECOCA SL prototipo4 ROD prototipo-4 Test irraggiamento Lovanio4 Assegno di ricerca8 Secondo run ASIC CM70 settembre (ulteriori test) Produzione Splitter322 settembre (stima costi finale) Produzione PAD OR215 settembre (stima costi finale)

42 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Finanziamenti 5% 2002 –Sono stati finora realizzati: Prototipo PAD motherboard low pt Prototipo PAD motherboard high pt Prototipo PAD OR Schede di test per PAD e Splitter Prima versione link TX-RX ed FPGA. –Verranno realizzati entro l’anno: Prototipo finale PAD Prototipi schede CM Phi e CM Eta 2003 –Preproduzione PAD, schede CM (5%)

43 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Richieste 2003 Le richieste sono rivolte alla pre-produzione di tutti i componenti dell’elettronica on-detector non inclusi nel progetto 5%, ai test su fascio e di integrazione con i rivelatori dello spettrometro. –Preproduzione di: Link ottico (Napoli) Meccanica pad e splitter Scheda TTC (CERN?) Scheda ELMB (CERN)

44 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Richieste 2003 Roma –Verra’ richiesto il SJ per la produzione dell’elettronica on-detector, nel Q4, da sbloccare solo se tutti i test di integrazione avranno successo. –Produzione ASIC lo Yield misurato (80% su 87 dispositivi) fa si che si possa fare la produzione in un solo passo (Eng) invece di due (Eng+Prod).

45 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Richieste 2003 Roma (2) –Cavi e fibre: dovranno essere ordinati nel 2003 o nel 2004. E’ necessario studiare l’impatto di questa scelta nell’istallazione dello spettrometro. –Due campagne Lovanio (ME k€ 2.5+2.5SJ), di cui una SJ alla effettiva necessita’. –Due prototipi sector logic. –Due prototipi ROD (50% con Napoli), SJ agli impegni del gruppo ed alle scelte di ATLAS. –Napoli gestira’ i propri consumi.

46 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Richieste 2003 Napoli 50 link (50 TX + 50 RX) (46 k€) Prototipo finale RODbus (7k€) RX VME board (6k€) 50+50 fibre multimodali (costo per piccola fornitura 0.2 k€ @ 100m) –Il numero totale di schede/fibre derivera’ dalle esigenze di preproduzione

47 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Tabella richieste 2003 (k€) MECOCANote (Rm e Na) SL prototipo (x2)4 ROD prototipo (x2)2 + 2 Test irraggiamento Lovanio (2 camapgne) 2.5 2.5sj Cavi (2003 o 2004) ? 50 link (TX e RX senza fibre)46 50 + 50 fibre multimodali connettorizzate MTRJ (l=?) ?Es.: 100m fibra conn. ST/ST = 200 € R&D RODbus (PCB, connettori, testbench, componenti) 7 R&D Rx (prototipo PCB, componenti) 6

48 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Profilo CORE Trigger LVL1

49 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Tabella CORE 2002/2003 (k€) Secondo run ASIC CM70 settembre (ulteriori test) Produzione splitter322 settembre (stima costi finale) Produzione PAD OR215 settembre (stima costi finale) Produzione ASIC CM350 invece di 550 (*) Produzione PAD boards430 (*) Produzione Matrix boards207 (*) Optical link TX/RX + fibre (previsti 215 k€ incluse le fibre) 760 € x 416 = 316 k€ senza fibre (da valutare il costo delle fibre) TTC boards / components54 (da valutare se si useranno le schede CERN per problemi di costi) ELMB (DCS)52 (sj alla gara CERN e ai costi finali) Cooling + mechanics129 (sj alle valutazioni in corso sul cooling; si decide entro l’anno) (*) s.j. ai risultati dei test d’integrazione

50 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Alcune precisazioni... Nelle cifre CORE non e’ inclusa l’IVA. Occorre capire su quali item va pagata. Nel calcolo delle cifre CORE non sono stati inclusi gli “spare” per una decisione di ATLAS. Gli “spare” andranno richiesti (in una percentuale congrua al numero di item da produrre) quando si richiedono i finanziamenti.

51 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Simulazioni, algoritmi e trigger performance  PESA Necessità di implementare le simulazioni del trigger nel nuovo framework dell’offline (ATHENA) sia per sviluppi di nuovi algoritmi che per studi di performance Necessità di valutare il framework dell’offline e adattarne il kernel alle esigenze dell’online (“ATHENA light”  HLT framework) Grosso sforzo per adattare il codice di simulazione e gli algoritmi di trigger ai layout che cambiano –Per i pixel e per i muoni è costato molto tempo a danno di sviluppi nuovi, stime di trigger rate etc. Ottimizzare le prestazioni degli algoritmi e tenere sotto controllo le trigger rate (come richiesto da LHCC)

52 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Dove ne siamo... Quasi tutte le simulazioni di trigger (LVL1 e HLT) sono state implementate in ATHENA. Ricavata una versione “light” del Kernel di GAUDI (dal quale è derivato ATHENA) che supporta la programmazione Multi-Thread (adatta allo schema e alle necessità del software che si vuole implementare nei processori HLT). Gli “overhead” misurati del framework sono molto piccoli e questo ci fa pensare che siamo sulla buona strada.

53 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Simulazione LVL1 barrel Due approcci: –Un algoritmo veloce implementato nel vecchio framework (ATRIG) e basato sul database dei muoni AMDB; viene usato per la stima delle prestazioni del trigger (calcolo delle finestre di coincidenza, efficienza, trigger rate, etc.); –Un set di “oggetti” che simulano in grande dettaglio il comportamento dell’hardware: Matrice di Coincidenza (CM), PAD logic, Sector logic, Readout. Viene usato estensivamente per i test di laboratorio. Questi due approcci convergeranno presto nell’implementazione del nuovo codice del LVL1 nel nuovo framework software (ATHENA).

54 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Schema di trigger LVL1 barrel

55 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Risultati recenti Geometria degli RPC aggiornata all‘ultimo layout (inclusa la regione dei piedi) Modello del cablaggio delle CMA (al momento usato solo per il piano di Pivot) Nuove finestre di trigger Codice di decodifica dei dati di LVL1 nell’algoritmo di LVL2 (input al pattern recognition).

56 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 CENTRAL CRACK : OUTER LAYER 1.50 m 1.74 m 1.26 m 1.46 m

57 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Muon Spectrometer Layout Provide access to EndCap Calorimeter and ID

58 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Cabling Map, sector 1 (Large)

59 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Cabling Map, sector 2 (Small)

60 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Cabling Map, sector 2 (Small) Extend coverage of CM10, low-p T Introduce an additional CM, high-p T

61 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Cabling Map, sector 12 (Feet) Extend coverage of CM0 and CM1, high-p T Introduce and 2 additional CMs, high-p T

62 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 New geometry (layout O) 4  10 6 single  events - check of the “old” simulation chain - check the new RPC geometry - trigger windows (6/20 GeV) on the whole barrel

63 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1

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65 Algoritmi di trigger di LVL2 basati sui rivelatori Pixel, TileCal, RPC e MDT Valutazione dei programmi di ricostruzione offline MUONBOX e MOORE come candidati per i programmi di Event Filter Calcolo delle trigger rate Software framework per HLT (CORE software) Attività PESA e sviluppi di algoritmi HLT

66 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Sviluppi di Algoritmi HLT Genova : Trigger di traccia basato sui punti rivelati dai tre piani del rivelatore a Pixel. Permette di ricostruire segmenti di traccia con alta efficienza (90%) e bassa contaminazione dovuta a false associazioni (<10%). Applicazioni al trigger di fisica del B (segmenti di traccia come punto di partenza per la ricostruzione completa nel rivelatore al Si) e al trigger di b-tagging (grazie alla buona risoluzione in parametro d’impatto è possibile definire una selezione di jet con il quark beauty già a LVL2).  In seguito al cambiamento di layout, sono in corso nuove valutazioni di “performance” : va previsto uno scenario con due soli layer e la necessità di includere nel fit di traccia i piani del rivelatore SCT.

67 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Sviluppi di Algoritmi HLT (cont.) Pisa : Sviluppi di algoritmi di LVL2 basati sul TileCal per l’identificazione delle tracce di muoni di low-pT. Questo Tile-tag può irrobustire il trigger di mu ed è stato studiato per alcuni canali di fisica.

68 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 LVL2: low p T di-muon Trigger using TileCal (Giulio Usai) Strategy Road of TILE cells with an energy deposition compatible with a  LVL-1 RPC: define a RoI  (6) LVL-2 MDT:  confirmation TILE: open a SRoI  (2) to seed search of ID tracks  resolution  =0.1x0.2 E3E3

69 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Ecal MDT 1 st station TRT+Si+Pxl Tile tag -MDT Tile tag -ID (Can reduces fake tags ~10)  p T (GeV/c) Events: bb   J/  (  )K 0 + pileup at low L. %Fakes  Tile efficiency  efficiency (Can measure momentum)

70 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Sviluppi di Algoritmi HLT (cont.) Pavia : Elaborazione dei criteri di selezione degli eventi necessari ai diversi settori di analisi fisica e determinazione delle corrispondenti rate. In collaborazione con Genova, si è lavorato ad alcuni aspetti della fisica dei B che permettono di abbassare la rate di trigger di LVL2. Roma3 e Lecce : Valutazione del programma di ricostruzione offline dei muoni, MOORE, come codice di Event Filter.

71 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Sviluppi di Algoritmi HLT (cont.) Roma1 : Produzione di eventi di muoni singoli e fondo di caverna nello spettrometro per lo studio delle prestazioni del trigger, sia in termini di reiezione che di risoluzione in impulso, efficienza e tempo di processamento degli algoritmi. L’algoritmo di trigger di LVL2 ha prestazioni molto prossime a quelle dell’offline (5.5% e 4.0% per muoni da 6 e 20 GeV, da confrontarsi con 4.5% e 2.5 dell’offline; efficienza del 90% alla soglia di 6 GeV, fino a 95% a 20 GeV; riduzione della rate di trigger di un fattore 2 a 6 GeV, 10 a 20 GeV, di un ulteriore fattore 3 se si applica la ricostruzione combinata con l’Inner Detector. Tempi di processamento : 2  s per l’algoritmo stand-alone e 20  s per la ricostruzione combinata su un processore di 10SPECint95.

72 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Gli scenari per lo “start-up” di LHC Fino allo scorso anno (base per l’elaborazione del TP per HLT/DAQ/DCS) –3 anni a 1x10 33  “low luminosity” –più anni a 10 34  “design luminosity” Approccio semplificato, ma ipotesi di lavoro stabili Lo scorso anno e quello corrente: –Nuovi scenari proposti a ritmi sempre più frequenti Scenario presente ( October LHCC minutes, R. Cashmore note ) –Statistica: ~10 fb -1 ottenibili dal primo run di fisica –Durata: ~200 giorni di presa dati –Duty cycle: ~60% (14 h di durata di un fill, 10 h per refill) –Luminosità: 2x10 33 V.Vercesi

73 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 LVL1 Trigger menus Adjusting of some thresholds to obtain similar output rate at 2*10 33 as was foreseen at 1*10 33

74 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 La strategia Come fronteggiare una luminosità di 2x10 33 ? –Ottimizzazione dei trigger menu in funzione della luminosità rilasciata dalla macchina durante il run –A 2x10 33 è privilegiato il programma di fisica di high-P T Occorre sempre ottimizzare in parallelo le performance di fisica ottenibili e quelle del sistema

75 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 HLT rates for 2x10 33 Selection 2  10 33 cm -2 s -1 Rates (Hz) Electrone25i, 2e15i ~40 Photon  60i, 2  20i ~40 Muon  20i, 2  10 ~40 Jetsj400, 3j165, 4j110 ~25 Jet & E T miss j70 + xE70 ~20 tau & E T miss  35 + xE45 ~5 b-physics2  6 with m B /m J/  ~10 Others pre-scales, calibration, … ~20 Total ~200

76 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Lo scenario di “deferral/staging” “Staging” iniziale del detector –Alcune componenti rilevanti per le trigger performance mancheranno layer medio dei pixel, wheels più esterni del TRT, parte dei readout drivers (ROD) del LAr, … –Significanza ridotta per la scoperta dell’ Higgs leggero (~ -10%) Compensata da un aumento di ~ 20% di luminosità integrata –Massima rate al LVL1 di 50 kHz (LAr RODs) Al TDAQ è stato chiesto cosa succederebbe se si operassero tagli drastici alle proprie spese per finanziare gli extra-costi dei progetti comuni –Comporterebbe tagli drastici al sistema iniziale di HLT/DAQ (rimarrebbe solo 1/3- 1/2 del CORE budget) Rimandare l’acquisto di componenti commerciali di network / processori –Restringerebbe in maniera severa la capacità di rate/bandwidth Meno di 1/2 di design rate capability (30-35 kHz peak LVL1 rate) –limiterebbe la B-physics & metterebbe a rischio parte della fisica di high-p T Meno di 1/5 di design rate capability (10-15 kHz peak LVL1 rate ) –comporterebbe tagli drastici al programma di fisica di high-p T V.Vercesi

77 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Preparazione del TDR Per il TDR sarà necessaria una valutazione “realistica” del programma di fisica possibile versus : (1) lo scenario di startup di LHC, (2) le risorse disponibili e quindi il sistema di trigger che sarà possibile realizzare. “Realistico” significa : –Formato “bytestream” dei dati dei detector –Converters per mapparsi in maniera dettagliata sulle Detector Description –RoI builder e Data Manager operazionali –Nuovo Event Data Model per la riconstruzione –Steering per controllare le selezioni di LVL2 & EF –Algorithmi di LVL2 con interfacce e framework comuni –Algoritmi di EF derivati dall’offline e operanti nel nuovo EDM Ci sono molte aree comuni di collaborazione con l’offline –Bytestream, EDM, Detector Description,… V.Vercesi

78 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 HLT software framework (1)

79 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 HLT software framework (2)

80 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 EDM: flusso dei dati simulati GeneratorMcTruth(Gen)HepMC ROD Emulation Algorithm L1 Digitization Particle FilterSimulation PileUp McTruth(Sim)Hits ROD Input Digits McTruth(PileUp) DigitizationRawDataObjects ByteStream ConversionSvc MergedHits L1Digits L2Result EFResult L1 Emulation (inc. L1 ROD) L1Result ROD Emulation (passthru) L2 Selection Algorithm EF Selection Algorithm ByteStream Uses RawDataObjects or ByteStream ATLAS

81 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 EDM: ByteStream (D.Barberis) Con “ByteStream” si intende un file contenente eventi in un formato “come se uscisse dall’elettronica dell’esperimento”. È utile per gli studi del trigger di secondo livello ed Event Filter: flusso di dati, timing, spacchettamento etc. Per costruire il ByteStream a partire dalla simulazione (e utilizzarlo nella ricostruzione!) sono necessari: formato dei dati nella minima unità di read-out mappa contenente la corrispondenza fra ogni elemento di rivelatore nella geometria di ATLAS (Off-line Identifier) e la sua posizione e numerazione nel read-out tree codice C++ per convertire i dati da/a RawDataObjects

82 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Core software per l’Event Filter Sviluppi DAQ per testbeam Slice verticale di LVL1 + HLT per i muoni Tre attività rilevanti in corso

83 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Core software per l’Event Filter Nell’ambito del DAQ-1 project sono stati realizzati (a partire da un High Level Design comune) 3 diversi prototipi, basati su 3 differenti architetture HW e SW Succesivamente, sulla base delle esperienze maturate con tali prototipi, è stato realizzato un codice comune di EF dataflow –Completamente basato sulla tecnologia Multi-Thread del prototipo italiano –Da impiegarsi nel sistema di acquisizione dell’imminente muon test-beam Attualmente l’EF core software è in fase re-design seguendo “software process” utilizzato nel T/DAQ –Requirement Document prodotto e ispezionato alla fine dello scorso anno –High level design realizzato –Detailed design in piena fase di sviluppo –Una prima implementazione (molto semplificata) è in fase di realizzazione per il test di integrazione di Giugno V.Vercesi

84 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Core software per l’Event Filter Pavia e Roma3 : Studi di architetture di processori di tipo SMP come prototipi di EF farm. Le prestazioni dell’archittetura SMP sono risultate tra le migliori in termini di throughput totale, latenza di passaggio interno dei dati e scalabilità. La valutazione prosegue con studi di softwre che potrebbero essere idonei a questa architettura (e.g. Multi-Thread). Uso della farm di processori di Alberta portati al Cern e loro integrazione su testbeam.  Attulmente esiste un codice comune a tutti e 3 i prototipi di EF-farm (Pavia, Marsiglia e Alberta), incluso “controllo e monitoring” delle sub-farm (EF-Supervisor), scritto in Java. In questo codice è stato introdotto il codice di calibrazione delle camere MDT (CALIB) e si sta valutando l’inserimento del programma di ricostruzione offline OO, MOORE.

85 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 High level design wrap-up In order –to decouple the event management task from the processing one –to have a single control point for each processing node all the dataflow is implemented inside a single process (EFD), which is in charge of all data management and security issues –Single “multi-threaded process” The EFD exchanges the events with the DAQ (via SFI and SFO interfaces) –the EFD has one input and multiple outputs The EFD performs only dataflow tasks, the events are processed in the processing tasks (PTs), which are implemented as independent processes SFO1 PT 1 PT 2 Ctr l comp4 comp2 comp1 comp3 EFD SFI SFO2 A.Negri

86 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 EF High Level Design wrap-up The internal dataflow and the event distribution to the PTs is based on –reference passing –shared memory mapped files Incoming events are stored in a shared memory region which is mapped in a file; this shared Event Store –makes the events available to the PTs (the PTs receive, via UNIX domain sockets, the offsets in the memory mapped file corresponding to the event location) –ensures data security, because in case of crash the OS automatically updates the memory mapped file (save the events in the file system) Inside the EFD it is only the event reference that is moved between components SF O PT 1 PT 2 Ctr l comp4 comp2 comp1 comp3 EFD SFI EFD-SFI connection Inter-process communication Reference passing A.Negri

87 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Attività Testbeam TDAQ L’attività del gruppo TDAQ italiano al testbeam e’ di grande importanza perchè consente di utilizzare il prototipo software di acquisizione dati (Data Flow e Online Software) in un ambiente realistico. Ci consente di acquisire competenze a riguardo e allo stesso tempo dare un feedback ai gruppi sviluppatori. Altro elemento importante e’ il passo avanti che ne deriva verso l’integrazione del detector, della sua elettronica di lettura con il TDAQ e il Detector Control System (DCS). Il lavoro, iniziato nel 2001 per il testbeam delle camere MDT del Muon Barrel, si e’ subito esteso all’integrazione, nel 2002, di altre camere MDT e nel 2003 delle camere di Trigger (TGC e RPC?), al DCS per l’allineamento e si userà presto un sistema simile per il testbeam dei Pixel.

88 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Attività Testbeam TDAQ (cont) L’evoluzione del testbeam ad H8 nel 2002-2003 prevede : Installazione e lettura di camere MDT costruite da istituti diversi Installazione e lettura delle camere di trigger (RPC e TGC) Installazione e lettura di un intero settore barrel e un intero settore endcap, incluse camere e logica di trigger Test degli algoritmi di trigger (pattern recognition etc.) e uso di farm HLT (comune ai vari testbeam di ATLAS) per monitoring, calibrazione, ricostruzione e analisi online Test finale di una slice completa dello spettrometro prima del commissioning finale del detector

89 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Back-End Run Control Conf. Database MRS IS PMG IGUI Ethernet RODCCRODCC ROD crate ROD0ROD0 PEBPEB ROD1ROD1 PEBPEB CORBOCORBO RODCCRODCC RODCCRODCC Beam crate TTCViTTCVi ADCsADCs TDCsTDCs CORBOCORBO B E A M CC C A N I/F TTC Tilecal CDR 6 optical links from the detector to the DAQ, carrying information from about 250 channels LDAQLDAQ TRGTRG CORBOCORBO EBIFEBIF ROB0ROB0 ROB1ROB1 ROS1 ROB2ROB2 SFIOSFIO SFC1 ROSCTRLROSCTRL TRG EBIF ROB ROS CTRL Tilecal system at H8 (2002) FADCsFADCs 3-in-1 card LVL1 towers digitizers

90 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Configurazione DAQ Muon Testbeam 2001 Monitoring Calibration ADCs, TDCs C. RODROD TDCs CorboCorbo C. RODROD CorboCorbo CSMCSM Chamber(s) F/GEth FEth Switch F/GEth CDR FEth Online SFISFO Temperature sensors MDT Crate Beam Crate PC PVSS / DCS ROS Data Flow Ethernet DCS Controllo

91 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Readout configuration at H8 in 2002 RPC ROD Crate C. CorboCorbo CSMCSM GEth FEth F/GEth CDR FEth SFISFO MDT Crate PC C. RODROD CorboCorbo MDT ROS_1 PC GEthFEth EB TGC ROD Crate New MDT ROD Crate Control (CORBO and/or I/O Register) Ethernet (Data flow) S-Link (Data Flow) RODROD SWITCHSWITCH FastEthernet Switch (24 ports) Gigabit Ethernet Switch (8 ports) ROS_2 Any new ROD crate NIM logic Beam Crate ADCs, TDCs Trigger/Busy

92 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 TPLL Pixel TB : Hardware components FETH Switch PIXDAQ1PIXDAQ2PIXRCC1 VME Crate TPLL BBB-VME TDC ELONEX dual PCI bus. RedHat 6.1 On-Line 0.0.17 ROS sw NFS, BOOTP, DHCP server ROS PC ELONEX standard PC. RedHat 7.1 On-Line 0.0.17 Run Control GUI, On-line monitoring CCT SBC diskless RedHat 6.1 On-Line 0.0.17 Run Control IOM CERN LAN TPLL Paolo Morettini

93 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 IOM structure Run Control ROB Emulator Ev Sampler SubSystem Controller VmeInterface SubSystem Controller VmeInterface SubSystem Controller VmeInterface VME card Buffer Manager SystemController DataBase Interface DB/IS SubSystem Controller VmeInterface Trigger Controller VmeInterface Paolo Morettini

94 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 “Event Filter” Local SF1Local SFn Back-End Ethernet LDAQLDAQ TRGTRG CORBOCORBO EBIFEBIF ROB0ROB0 ROB1ROB1 ROC1 ROB2ROB2 RODCCRODCC ROD crate ROD0ROD0 PEBPEB ROD1ROD1 PEBPEB CORBOCORBO RODCCRODCC RODCCRODCC Beam crate TTCViTTCVi ADCsADCs TDCsTDCs CORBOCORBO B E A M CC C A N I/F TTC Tilecal LDAQLDAQ SFIOSFIO SFC1 CDR Back-End Ethernet RODCCRODCC ROD crate CSM0CSM0 CORBOCORBO RODCCRODCC RODCCRODCC ADCADC CAMACCAMAC ADCADC ADCADC Trigger crate RODCCRODCC Beam crate ADCsADCs TDCsTDCs CORBOCORBO B E A M CC C A I/F LDAQLDAQ SFIOSFIO SFC1 CDR LDAQLDAQ TRG EBIF ROB ROC1 TileCal Muon DAQ Control Room SWITCHSWITCH OnlineCalibration Remote SF1Remote SFn B.Di Girolamo

95 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Know-how & feedback L’attività TDAQ su testbeam ci ha consentito di : Imparare ad usare il software del DAQ-1 ed organizzare un “tutorial” per divulgarlo alla comunità dei rivelatori Integrare il read-out dei rivelatori nel DAQ Iniziare lo sviluppo di monitoring e calibrazione, e loro integrazione nel DAQ Inoltre ci ha consentito di dare un feedback al gruppo DAQ per : Sostituire le costose RIO2 con CPU piu’ economiche Sostituire, in configurazioni di testbeam, testbed o testlab, il costoso S-link con Ethernet Emulare con PC o software ad hoc, le funzioni che necessiterebbero una cospicua quantità di hardware non essenziale al sistema da realizzare (vedi ROD, ROS, CORBO,...)

96 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 “Slice” verticale LVL1+HLT muoni Roma1 : Sviluppi di prototipi di LVL2 hardware e software online orientati allo studio delle varie componenti funzionali (farm di processori, I/F con LVL1, message passing efficienti, inserimento di algoritmi di trigger nel framework online, trigger monitoring, etc.)

97 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Flusso dei dati in LVL1/HLT/DAQ : da implementare in una “slice verticale” rappresentativa di un detector (e.g. Muon Det.)

98 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Configurazione lab ATLAS Roma1 e CERN-DAQ PC FE switch GB switch RIORIO Server + DNS GWGW

99 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Muon Readout & Data Acquisition (Testbeam CERN e Lab ATLAS Roma) Fast Ethernet Link 12 x Dual P3 1 GHz Switch 3COM SuperStack II 4950 11 x Dual P3 800 MHz Gigabit Ethernet link Fibra ottica Network HLT Farm (SICR Roma) Slice verticale di HLT e DAQ Monitoring Calibration ADCs, TDCs RODROD TDCs C. RODROD CSMCSM Chamber(s) F/GEth FEth F/GEth CDR FEth Online SFISFO Temperature sensors MDT Crate Beam Crate PC PVSS / DCS ROS Data Flow Ethernet DCS Controllo C. Messa in opera di una “slice” verticale del sistema di Readout, Trigger e DAQ dei rivelatori di Muoni del Barrel. Architettura: Readout e DAQ del Testbeam dei Muoni ad H8 del CERN Integrazione di una farm HLT quale quella disponibile al SICR (Classis ATLAS Farm) Scopo: Studio del flusso dei dati dal rivelatore fino allo storage, filtrando i dati con algoritmi HLT. Risultati per il TDR di HLT/DAQ dovuto per giugno 2003. Switch

100 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Definizione organizzazione Readout Muon e Pixel vs necessità HLT, in particolare LVL2 per accedere ai dati delle “RoI” Integrazione dei Read-Out-Driver (ROD) nel ROD Crate DAQ Contributo alla scrittura del formato bytestream (“raw data”) dei dati, in particolare Pixel, RPC e MDT Calibrazioni e loro integrazione nel DAQ Ulteriori attività TDAQ/Det/SW

101 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Sintesi attività HLT/DAQ In preparazione per il TDR il lavoro si sta concentrando su: Messa in opera del DAQ al testbeam H8 (muoni e pixel) e in parallelo sviluppi sulla slice verticale dei mu per detector integration e studi di trigger/DAQ Studio di fattibilità dell'uso di EF sub-farms nei testbeam per calibrazione e monitor degli apparati, sviluppo di software di EF Data Flow Studio dell'attuale ambiente software offline (ATHENA) e verifica del suo possibile uso come framework online per HLT Sviluppo di algoritmi di LVL2 per muon barrel, tilecal e pixel. Analysis/design/implementation del nuovo software di selezione online (strategie, trigger menu, etc) Verifica della possibilità di utilizzare algoritmi offline per EF.

102 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Milestone HLT/DAQ/DCS 30.06.01Interface ATLAS Event Data Model to Raw Data format-> 31.12.2002 30.09.01Use of Event Filter in testbeam for monitoring (August & Autumn 2002) -> 31.12.2002 31.10.01Final assessment of Athena as Event Filter framework-> 31.12.2002 31.12.01Test vertical slice of LVL1 and HLT selection with a large data sample-> 31.12.2002 31.12.02Submission of HLT/DAQ/DCS Technical Design Report -> 30.6.2003

103 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Richieste finanziarie per HLT 2003 Le richieste finanziarie per il 2003 sono basate sul seguente impegno dei gruppi italiani : Slice verticale di TDAQ a Roma1 che include la lettura di alcuni detector (e.g. MDT e RPC) e alla quale contribuiscono tutte le sezioni. E’ un test importante per la messa a punto del software DAQ e degli algoritmi di Trigger (LVL1, LVL2 e EF), di Calibrazione e Monitoring. Si lavora con eventi simulati che vengono iniettati all’inizio del Data Flow. Si studiano in dettaglio le interfacce tra i vari livelli di trigger e di ciascuno di essi con il DAQ. Richiesta finanziaria : 5 k euro a Roma1 per ampliamento del testbed, s.j. alla presentazione di risultati di integrazione significativi e alla effettiva necessità.

104 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Allocazione cifre CORE LVL1 Muon Barrel : elettronica on-detector (incluso sviluppo ASIC) e off-detector, DCS LVL2 : Switch, concentratori, distributori e processori (Spettrometro a muoni e Pixel) EF : Interfacce switch-farm, cpu e crate, 10% prototipi Readout (ROS) : Crate, ROB (MDT, RPC e Pixel), DAQ cpu, link e Trigger I/F

105 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Proposta per HLT e ROS A causa del ritardo nella scrittura del TDR di HLT/DAQ/DCS, non si è ancora giunti ad una definizione dell’architettura TDAQ. IL TDR è dovuto per giugno 2003 e quindi si propone di spostare le cifre CORE per ROS e HLT dal 2003-2004 al 2004-2005.

106 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Profilo di spesa CORE sett.2001 * Nota che si è assunto 1 CHF = 1200 Lit * Nota che le stime attuali del costo dello sviluppo del chip richiedono circa 1.2 GL, quindi un incremento di circa 1 GL Nota che nel 2002 non si prevedono spese CORE per HLT e ROS perchè il TDR verrà completato entro fine 2002. 1999200020012002200320042005Tot (ML) * Tot (kCHF) LVL100022402451652053434453 ROS 000013001600029002400 HLT000050070001100900

107 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Profilo di spesa CORE realistico (*) Totali da rivedere in base alle richieste e assegnazioni effettive Nota che nel 2002 non si prevedevano spese CORE per HLT e ROS perchè il TDR doveva essere completato entro fine 2002. Ora sappiamo che c’e’ un ulteriore ritardo di 6 mesi (generato dal ritardo globale di LHC). Le attività PESA sono, per ora, attività software coperte dai finanziamenti per il calcolo. 200020012002200320042005Tot (ML) * Tot (kEuro) Tot (kCHF) LV1002240 (*) 2451 (*) 652 (*) 0534327604453 ROS 000013001600290014982400 HLT00005007001100568900

108 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Il trigger di LVL1 procede con ottimi risultati sia per quanto riguarda l’elettronica on-detector che per quella off-detector (vedi ASIC e sviluppi sul link) rispettando le milestone “molto esigenti” del progetto. Il lavoro sugli HLT si sta concretizzando in progetti coordinati quali l’integrazione di tutti gli aspetti del trigger (incluso il LVL1) nella slice dei Muoni di Roma (con l’aiuto di tutte le sezioni) e nello sviluppo di prototipi e di software dedicati all’EF (coordinati da Pavia). Enorme contributo dei gruppi italiani al sistema DAQ dei testbeam dei rivelatori (Tile, MDT/RPC, Pixel) ampiamente apprezzato a livello CERN per la qualità del lavoro svolto. Contributo importante e unico, nell’ambito di PESA, allo sviluppo delle simulazioni e degli algoritmi di trigger per la stima delle sue prestazioni (rate, efficienze, strategie, etc.). Conclusioni (1)

109 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Come auspicato dai Referee lo scorso anno : Abbiamo avuto una maggiore incidenza nelle fasi decisionali Modifiche realizzative hardware e software di alcuni aspetti del DAQ (CPU, protocolli di trasmissione dati, emulazioni software di hardware non disponibile o obsoleto o costoso o non critico per le prestazioni, etc.) Cambiamenti nella struttura del progetto globale : in particolare negli HLT/DAQ un approccio guidato dai rivelatori (“testbed” di integrazione basati sulle slice verticali dei 3 rivelatori rappresentativi di ATLAS) A livello italiano abbiamo un’ottima collaborazione tra le sezioni partecipanti ai vari sotto-progetti tale da rendere efficace persino il lavoro di sezioni che potrebbero essere considerate “senza massa critica”. Va precisato che in questo progetto servono competenze molto precise che vanno recuperate sicuramente dove esiste “una scuola o una tradizione” ma anche tra persone di lunga esperienza o tra giovani che hanno la “cultura nuova” per essere efficaci con le moderne tecnologie. Conclusioni (2)

110 Gruppo1 - 25/6/2002 S.Falciano - INFN Roma1 Anche nella prossima organizzazione del TDAQ, quella che ci porterà alla scrittura del TDR HLT/DAQ e alla realizzazione del trigger di muoni di LVL1, ci saranno diversi fisici INFN che occuperanno delle posizioni di coordinamento e responsabilità nel progetto globale. Conclusioni (2cont)