MASOERO FEDERICA Progetto web cooperativo:

Presentazione sul tema: "MASOERO FEDERICA Progetto web cooperativo:"— Transcript della presentazione:

1 MASOERO FEDERICA Progetto web cooperativo:
Istituto scolastico: ITIS G.C. Faccio - VERCELLI - Materia: ELETTRONICA Insegnante: Massimo Brusa

2 Struttura di un sistema di elaborazione e/o trasmissione digitale
di un segnale analogico SCHEMA A BLOCCHI AMPLIFICAZIONE E CONDIZIONAMENTO FILTRO ANTIALIASING SAMPLE&HOLD (S&H) ADC ELABORAZIONE E/O TRASMISSIONE DIGITALE DAC FILTRO DI RICOSTRUZIONE (SMOOTHING FILTER) IN OUT

3 FENOMENO DELL’ALIASING
Il fenomeno dell’aliasing(alias= altro) subentra quando il segnale analogico viene campionato con una frequenza troppo bassa, tale da non rispettare il Teorema di Shannon secondo il quale l’integrità di un segnale analogico può essere preservata solo scegliendo una frequenza di campionamento almeno il doppio della frequenza massima dello stesso. La manifestazione di tale fenomeno è visibile osservando l’andamento temporale del segnale analogico originale e del corrispondente segnale campionato il quale risulterà inevitabilmente diverso dal precedente. SEGNALE CAMPIONATO A FREQUENZA MAGGIORE SEGNALE CAMPIONATO A FREQUENZA TROPPO BASSA SEGNALE ORIGINALE

4 ___ SEGNALE ANALOGICO IN INGRESSO AL S&H ___ SEGNALE IN USCITA DAL S&H
SAMPLE & HOLD (S&H) SE IL SEGNALE VARIA CON TROPPA RAPIDITA’ L’ADC NON E’ IN GRADO DI CONVERTIRLO. IN QUESTI CASI SI RENDE UTILE L’UTILIZZO DI UN S&H CHE MANTIENE STABILE IL CAMPIONE DEL SEGNALE ANALOGICO PER TUTTO IL TEMPO NECESSARIO ALLA CONVERSIONE. DURANTE LA FASE SAMPLE L’USCITA DEL S&H SEGUE IL SUO INGRESSO. DURANTE LA FASE HOLD IL DISPOSITIVO “CONGELA”, MEDIANTE UN CONDENSATORE, IL VALORE ISTANTANEO DEL SEGNALE ANALOGICO IN INGRESSO PER TUTTO IL TEMPO IMPIEGATO DALL’ADC PER CONVERTIRLO. S H S H S H S H S H ___ SEGNALE ANALOGICO IN INGRESSO AL S&H ___ SEGNALE IN USCITA DAL S&H

5 Le interfacce dei dispositivi digitali
BUS Dispositivo Digitale n Dispositivo Digitale 1 Dispositivo Digitale 2 IN INPUT AD UN BUS UN DISPOSITIVO PUO’ INTERFACCIARSI SOLO TRAMITE THREE-STATE. IN OUTPUT AD UN BUS UN SEGNALE PUO’ DIRIGERSI VERSO IL DISPOSITIVO DIGITALE SOLO ATTRAVERSO USCITE LATCH.

6 DISPOSITIVI THREE-STATE(3STATE)
UN BUS È CONDIVISO DA PIÙ DISPOSITIVI, TUTTAVIA PUÒ ESSERE ABILITATO ALLA COMUNICAZIONE UNO SOLO DI ESSI ALLA VOLTA. QUESTO SIGNIFICA CHE MENTRE UN DISPOSITIVO E’ ABILITATO AL COLLOQUIO CON IL CANALE, TUTTI GLI ALTRI DEVO ESSE DISABILITATI. NELLO SCHEMA ILLUSTRATO COMPARE IL SEGNALE ENABLE CHE, SE ATTIVATO IN MODO OPPORTUNO, ABILITA LE COMUNICAZIONI SU BUS. L’OPERAZIONE INVERSA E’ SUPPORTATA DAI DISPOSITIVI THREE- STATE CHE REALIZZANO IL TERZO STATO, CIOE’ UNA CONDIZIONE PER CUI IL SEGNALE NON RISULTA NE’ POSTO A 0 NE’ POSTO AD 1 MA SI TROVA IN UNO STATO DI ALTA IMPEDENZA. GRAZIE ALLA RESISTENZA IDEALMENTE INFINITA REALIZZATA QUANDO IL 3STATE E’ ATTIVO, IL DISPOSITIVO NON CORRE IL RISCHIO DI INTROMETTERSI NELLE COMUNICAZIONI SU BUS POICHE’ APPARE COMPLETAMENTE ISOLATO DA ESSO PUR ESSENDOVI COLLEGATO FISICAMENTE. DISPOSITIVI THREE-STATE(3STATE) CASO SEMPLICE: IL SEGNALE ENABLE ESPLICA LA SUA FUNZIONE A LIVELLO BASSO E QUANDO E’ ATTIVO ABILITA IL DISPOSITIVO ALLA COMUNICAZIONE CON IL BUS; LA PORTA NOT INVERTE IL SUO INGRESSO . ESSENDOCI DUE SOLI DISPOSITIVI SE IL PRIMO E’ ABILITATO AL COLLOQUIO PERCHE’ ENABLE E’ BASSO, IL RESTANTE DISPOSITIVO NON SARA’ ABILITATO PERCHE’ IL SEGNALE DI CONTROLLO VIENE INVERTITO DALLA PORTA LOGICA NOT, VICEVERSA. DISPOSITIVO DIGITALE 1 DISPOSITIVO DIGITALE 2 BUS ENABLE PORTA NOT

7 DISPOSITIVI THREE-STATE(3STATE)
Tabella di verità del 3STATE I O 3S I O x ALTA IMPEDENZA 1 3S X = STATO DI INDETERMINAZIONE(può ESSERE 0 OPPURE 1) IL SEGNALE 3S È ATTIVO BASSO, PERTANTO SE LA CPU INVIA UN LIVELLO BASSO AD UN 3S, IN USCITA DAL DISPOSITIVO COMPARIRA’, INDIPENDENTEMENTE DALL’INPUT, UN’ ALTA IMPEDENZA. AL CONTRARIO SE DALLA CPU PERVIENE UN SEGNALE 3S A LIVELLO ALTO, IL DISPOSITIVO 3STATE NON ESPLICA LA SUA FUNZIONE, PERTANTO L’OUTPUT COINCIDERA’ CON L’INPUT.

8 ESEMPIO DI TRASMISSIONE SU BUS TRAMITE THREE-STATE
1 1 1 1 1 DEV1 DEV2 DEV1 DEV n 3S 3S 3S 3S 1 PER OGNUNA DELLE LINEE COLLEGATE AL BUS DEVE COMPARIRE UN DISPOSITIVO THREE-STATE. DALL’ESEMPIO ILLUSTRATO SI COMPRENDE FACILMENTE IL MOTIVO PER CUI SOLO 1 SEGNALE DI CONTROLLO 3S E’ POSTO A LIVELLO ALTO, MENTRE TUTTI GLI ALTRI SONO A LIVELLO BASSO: IL LIVELLO ALTO NON ATTIVA IL 3STATE PER CUI TUTTE LE LINEE CHE RICEVONO TALE SEGNALE NON REALIZZANO ALTA IMPEDENZA MA COMUNICANO CON IL BUS. TUTTAVIA COME SI E’ DETTO IN PRECEDENZA IL COLLOQUIO CON IL BUS PUO’ RIGUARDARE UN SOLO DISPOSITIVO ALLA VOLTA, MENTRE TUTTI GLI ALTRI DEVONO ENTRARE IN ALTA IMPDENZA ATTRAVERSO L’ATTIVAZIONE DEI DISPOSITIVI THREE-STATE, LA QUALE RICHIEDE SEGNALI 3S A LIVELLO BASSO.

9 DISPOSITIVI LATCH BUS LATCH OUTPUT DEVICE
SI TRATTA DI CELLE DI MEMORIZZAZIONE CHE CONSERVANO I DATI IN USCITA DAL BUS PER TUTTO IL TEMPO NECESSARIO ALL’ACQUISIZIONE DA PARTE DELL’OUTPUT DEVICE. DATO CHE I TEMPI DI ELABORAZIONE DI UN OUTPUT DEVICE SONO SEMPRE MAGGIORI RISPETTO A QUELLI DELLA CPU, QUANDO QUESTA HA L’ESIGENZA DI INVIARGLI DELLE INFORMAZIONI NON PUÒ PERMETTERSI DI ATTENDERNE L’ACQUISIZIONE PERCHÉ IN TAL CASO PROVOCHEREBBE RITARDI DEGENERANTI SULLE PRESTAZIONI DEL SISTEMA. PER QUESTO MOTIVO LE INFORMAZIONI VENGONO INVIATE DALLA CPU, ATTRAVERSO DEI FLASH, ALLE COSIDDETTE CELLE LATCH (LATCH=“CHIAVISTELLO”) IN CUI SARANNO MEMORIZZATE E SUCCESSIVAMENTE ELABORATE DAL DISPOSITIVO DIGITALE CON I PROPRI TEMPI DI ELABORAZIONE.

10 DISPOSITIVI LATCH BUS LE L L L L L L L L OUTPUT DEVICE LE t
OGNI LINEA IN USCITA DAL BUS DEVE ESSERE DOTATA DI UNA CELLA LATCH. L L L L L L L L OUTPUT DEVICE LE= 0 il latch è abilitato a memorizzare i dati LE (LATCH ENABLE)È IL SEGNALE INVIATO DALLA CPU CHE ABILITA I LATCH ALLA MEMORIZZAZIONE;SI TRATTA DI UN SEGNALE ATTIVO BASSO IN QUANTO ESPLICA LA SUA FUNZIONE A LIVELLO BASSO. LE LE=1 i dati in ingresso al latch confluiscono direttamente in uscita 1 t