ARCHITETTURA DEI SISTEMI ELETTRONICI

Presentazione sul tema: "ARCHITETTURA DEI SISTEMI ELETTRONICI"— Transcript della presentazione:

1 ARCHITETTURA DEI SISTEMI ELETTRONICI
LEZIONE N° 20 Descrizione di reti sequenziali Tabella delle transizioni A.S.E.

2 Richiami Modelli di reti sequenziali Macchina di Mealy
Macchina di Moore Macchina di Mealy Ritardata A.S.E.

3 Descrizione di reti sequenziali
Varie tecniche di rappresentazione Mediante ASM (diagramma di flusso) Intuitivo, di facile interpretazione Mediante Diagramma degli stati (grafo orientato) Molto compatto, evidenzia la memorizzazione Tabella degli stati =>Tabella delle transizioni Molto compatta, può essere utilizzata per la sintesi Mediante forme d’onda Fornisce indicazione dell’andamento nel tempo Mediante linguaggio di programmazione Consente la verifica e sintesi automatica A.S.E.

4 Esempio Flio-Flop J-K Master -Slave
D Q Ck J Q K R’ A.S.E.

5 Elementi base del diagramma di flusso (ASM= Algoritmic State Machine)
Blocco di Stato AAA Etichetta nnn numerazione di stato X, Y, Z Uscite attive nnn AAA X, Y, Z A.S.E.

6 Elementi base del diagramma di flusso 2
Blocco Decisionale (A+B)C Condizione su gli ingressi Y (1) (V) Condizione verificata N (0) (F) Condizione non verificata (A+B)C Y N A.S.E.

7 Elementi base del diagramma di flusso 3
Blocco di Uscita Utile per le uscite asincrone X, Y, Z Uscite attive X, Y, Z A.S.E.

8 Condizioni sul Diagramma di flusso 1
Si NO nnn AAA nnn AAA X, Y, Z X, Y, Z N (A+B)C N (A+B)C Y Y A.S.E.

9 Condizioni sul Diagramma di flusso 2
Si NO N K=0 Y N K=0 Y mm AR nn AH mm AR nn AH X, Y, Z X, W X, Y, Z X, W A.S.E.

10 Diagramma di flusso del Flip – Flop J-K
A J=0, K=0 Y J=0, K=1 j=1, k=0 Q 1 B J=1, K=0 J K Q+ Q 1 D Q Ck J Q K R’ A.S.E.

11 Grafo Orientato I nodi corrispondono agli stati
Internamente è indicato il valore dello stato e delle variabili d’uscita da ogni nodo partano tanti archi quante sono le configurazioni degli ingressi Gli archi orientati corrispondono alle transizioni dovute agli ingressi Sopra gli archi è riportata la configurazione degli ingressi corrispondente Le configurazioni degli ingressi che danno luogo a stati non specificati comportano archi interrotti A.S.E.

12 Grafo del Flip – Flop J-K
D Q Ck J Q K R’ Gli archi che si richiudono sullo stesso stato da dove partono indicano uno sto stabile di Memorizzazione JK Y/Q 00 00 10 J K Q 1 11 A/0 B/1 11 10 01 01 A.S.E.

13 Grafo del Flip – Flop J-K
D Q Ck J Q K R’ 00/1 00/0 10/1 11/1 A B/1 11/0 10/1 01/0 01/0 A.S.E.

14 Forme d’onda Si riportano sia gli ingressi, sia le uscite, che gli stati interne R S Q Q S R Q t Y = Q A.S.E.

15 Tabella degli stati Tante righe quanti sono gli stati interni
Tante colonne quante sono le configurazioni degli ingressi In ogni casella si indica lo stato di “arrivo” Lo stato è cerchiato se non cambia A destra della tabella si può riportare il valore delle uscite SR S R Q 1 - 00 01 11 10 Q A -- B 1 Y R S Q Q A.S.E.

16 Tabella delle transizioni
Si riportano Valore degli ingressi Variabili di stato di partenza (Stato presente) Variabili di stato di arrivo (Nuovo stato) X1 … Xn Sp1 Spn Sn1 …. Snn 1 .. a1 z1 Ck z1 an+1 zm sp1 sn1 zm an zm+1 R’ sPk snk R an+k zm+k X1 Ck Xn A.S.E.

17 Sintesi di reti sequenziali sincronizzate
CONCLUSIONI Sintesi di reti sequenziali sincronizzate Descrizione di reti sequenziali Tabella delle transizioni A.S.E.