Esercizio 2 Progettare un registro a 8 bit con uscita tri-state utilizzando FFD positive edge triggered. La rete, ad ogni fronte di salita del clock,

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1 Esercizio 2 Progettare un registro a 8 bit con uscita tri-state utilizzando FFD positive edge triggered. La rete, ad ogni fronte di salita del clock, memorizza il byte IN[7..0] in ingresso se WE=1 mentre mantiene il valore precedentemente memorizzato in caso contrario (WE=0). L’uscita OUT[7..0] della rete deve essere posta nello stato di alta impedenza quando il segnale OE=0. Inoltre, la rete deve essere dotata di un ingresso asincrono di RESET (A_RESET) che, se 1, pone al livello logico 0 l’uscita OUT[7..0] indipendentemente dal valore dei segnali WE, IN e CK. Quali condizioni devono essere soddisfatte perché sia garantito il corretto funzionamento della rete ? OE ? OE WE WE OUT[7..0] OUT[7..0] IN[7..0] IN[7..0] CK A_RESET

2 Soluzione Caso singolo bit
OE 1 Q FFD D Q OUT IN CK Q* R* WE A_RESET* NOTA - Per garantire il corretto funzionamento della rete è necessario rispettare tempi di setup e hold - Il FFD esiste (8X) in forma integrata (74XX374) ed è dotato di comando di OE

3 NOTA - La soluzione seguente NON è corretta in quanto: a) variazioni spurie (glitch), dovute a instabilità del segnale WE, possono causare commutazioni indesiderate del flip-flop b) il gate ritarda il segnale di clock del FFD e potrebbe causare potenziali sfasamenti (“clock-skew”) tra i clock dei vari componenti della rete sincrona complessiva OE Q IN FFD D Q OUT WE CK Q* R* A_RESET*

4 Estensione a 8 bit A_RESET* WE CK OE Q7 IN7 OUT7 Q1 IN1 OUT1 Q0 IN0
1 Q7 FFD IN7 D Q OUT7 Q* R* 1 Q1 FFD IN1 D Q OUT1 Q* R* 1 Q0 FFD IN0 D Q OUT0 Q* R*

5 Esercizio 3 Progettare una rete che periodicamente dopo tre periodi di clock setta al livello logico 1 la propria uscita per un periodo clock. ? OUT OUT CK A_RESET CK OUT (0) (1) (2) (3) (0) (1) (2) (3)

6 Soluzione 3.1 COUNTER X4 Perchè ?
Una possibile soluzione si basa sull’utilizzo di un contatore modulo 4. COUNTER X4 u1 u1 OUT u0 u0 A_RES CK A_RESET Perchè ? Progettare un contatore modulo 4….

7 0 0 0 1 1 0 1 1 u1 u0 Contatore modulo 4 XOR u0 u1 CK A_RESET* FFD FFD
0 0 0 1 1 0 1 1 XOR FFD FFD D Q D Q u0 u1 Q* Q* R* R* CK A_RESET*

8 Contatore modulo 4 con comando di ENABLE (EN)
1 1 XOR FFD FFD D Q D Q u0 u1 Q* Q* R* EN R* EN CK A_RESET*

9 Contatore modulo 4 UP/DOWN (U/D*)
0 0 0 1 1 0 1 1 1 XOR FFD FFD D Q D Q u0 u1 Q* Q* R* U/D* R* CK A_RESET*

10 Contatore modulo 4 con LOAD (L)
i0 i1 1 1 XOR FFD FFD D Q D Q u0 u1 Q* Q* R* L R* L CK A_RESET*

11 Esercizi E3-1) Progettare un contatore modulo 4 dotato dei segnali U/D*, EN e L nei seguenti 2 casi: a) segnale L prioritario rispetto a EN b) segnale EN prioritario rispetto a L In entrambi i casi si supponga che U/D* sia il segnale meno prioritario tra i tre. E3-2) Progettare un contatore modulo 8 E3-3) Progettare un contatore modulo 5 utilizzando un contatore modulo 8

12 Soluzione 3.2 Osservando le forme d’onda mostrate sotto si può ottenere una soluzione alternativa alla precedente (3.1) CK u1 u0 OUT (0) (1) (2) (3) (0) (1) (2) (3)

13 FFD FFD D Q D Q CK Q* Q* R* R* A_RESET* OUT NOTA - Questa soluzione non può essere ottenuta con il metodo della sintesi formale studiato a Reti Logiche

14 NOTA - Non è il caso della rete della pagina precedente, ma la presenza di alee può creare problemi alle reti che seguono se queste utilizzano come ingresso di clock un segnale che presenta oscillazioni spurie (glitches). Si consideri ad esempio il caso seguente: IN 1 c  FFD D Q OUT u  Q* 1 b   a S    S u Alea statica: provoca un campionamento indesiderato del FFD

15 Un impulso troppo breve potrebbe essere filtrato dall’AND
NOTA Le alee possono essere eliminate introducendo ulteriori gates (vedi reti logiche) In alcuni casi le alee possono essere filtrate dagli stessi gates (ad esempio nel caso di ‘lentezza’ dei dispositivi rispetto ai tempi del glitch); questa possibilità deve essere verificata attentamente analizzando i datasheets dei componenti utilizzati Un impulso troppo breve potrebbe essere filtrato dall’AND a a c b b c

16 Tabella delle transizioni Sintesi minima (mappe di Karnaugh,…)
Soluzione 3.3 Soluzione canonica ottenuta mediante sintesi formale. Grafo degli stati A,0 B,0 C,0 D,1 sn,u Tabella di flusso Tabella delle transizioni Sintesi minima (mappe di Karnaugh,…) sn sn+1 u y1n y0n y1n+1 y0n+1 u u = y1n∙y0n A B 0 0 0 1 y0n+1 = y0n* B C 0 1 1 0 y1n+1 = y1n XOR y0n C D 1 0 1 1 D A 1 1 1 0 0 1

17 y0 XOR y1 FFD FFD D Q D Q Q* Q* R* R* CK u NOTA - Se si desidera aggiungere un segnale di ENABLE alla rete precedente mediante il metodo della sintesi formale ? - E’ necessario ripetere tutti i passi precedenti (grafo, diagramma stati, …)

18 Esercizio 4 Progettare un registro a scorrimento (shift-register) a 3 bit. ? A_RESET A_RESET O2 OUT2 IN IN O1 OUT1 O0 OUT0 CK

19 Soluzione CK IN A_RESET OUT2 OUT1 OUT0

20 OUT0 OUT1 OUT2 FFD FFD FFD IN D Q D Q D Q Q* Q* Q* R* R* R* A_RESET* A_RESET* A_RESET* CK Esercizi E4-1) Progettare uno shift-register dotato di comandi di enable EN e LOAD (parallelo e prioritario rispetto all’enable). E4-2) Utilizzando due shift-register a 4 bit e un contatore modulo 8: progettare un convertitore serie parallelo a 8 bit dotato di un segnale (ACK) che comunica l’avventura ricezione degli 8 bit.

21 Esercizio 5 Progettare una rete sincrona dotata di un ingresso IN e di un’uscita OUT. L’uscita OUT deve asserirsi esattamente per un periodo di clock se viene rilevata una transizione da 0 a 1 del segnale di ingresso (monoimpulsore). Si noti che il segnale di ingresso potrebbe anche essere non sincrono (purché rispetti tempi di setup e hold) ? IN IN OUT OUT CK CK IN OUT

22 Soluzione OUT IN FFD FFD D Q D Q Q* Q* CK CK IN OUT

23 Perchè questa soluzione è sbagliata (1) ?
OUT FFD IN D Q Q* CK CK IN OUT

24 Perchè questa soluzione è sbagliata (2) ?
OUT FFD IN D Q Q* CK CK IN OUT

25 Perchè questa soluzione è sbagliata (3) ?
FFD IN D Q OUT Q* CK CK IN OUT

26 Esercizio 6 Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati sull’ingresso IN[7..0] mentre il segnale EN era a livello logico 1 sono stati FFh (primo carattere della sequenza), 27h e 30h. Nel caso sia rilevata la sequenza FF-27-30, nel periodo di clock successivo a quello dell’ultimo carattere ricevuto (30h), deve essere asserita l’uscita OUT e rimanere tale fino a che non viene asserito il segnale (asincrono) di reset A_RESET. In seguito ad un reset deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere. A_RESET A_RESET ? EN EN OUT OUT IN[7..0] IN[7..0] CK

27 CK IN[7…0] 30h FFh FFh 27h 55h 30h 30h 16h 80h A_RESET EN OUT (1) (2) (3)

28 Soluzione 6.1 30h 27h FFh DEC_30 DEC_27 DEC_FF EN EN 374 OE* 374 OE* D
EN 374 OE* 374 OE* 8 D Q 8 8 D Q 8 8 IN[7…0] 1 1 Q* Q* R* R* CK CK A_RESET* A_RESET* 30h 27h FFh DEC_30 DEC_27 DEC_FF EN Il segnale EN condiziona l’ultimo carattere della sequenza 1 FFD D Q OUT Q* R* CK A_RESET*

29 Soluzione 6.2 Una soluzione alternativa utilizzando un contatore dotato di comando di LOAD 1 OUT O3 DEC 2:4 EN ATTESO_30 O2 I1 IN[7…0] ATTESO_27 O1 I0 ATTESO_FF O0 8 30h DEC_30 COUNTER X4 I1 I0 LOAD L 27h Q1 DEC_27 ENABLE EN Q0 RES* FFh DEC_FF CK A_RESET* LOAD = ATTESO_FF∙EN∙DEC_FF* + ATTESO_27∙EN∙DEC_27* + ATTESO_30∙EN∙DEC_30* ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 C’è un problema…

30 .. nella soluzione della pagina precedente cosa accade se i caratteri ricevuti (con EN=1) sono FF-FF ? 1 OUT O3 DEC 2:4 EN ATTESO_30 O2 I1 IN[7…0] ATTESO_27 O1 I0 ATTESO_FF O0 8 DEC_FF 30h DEC_30 COUNTER X4 I1 I0 LOAD L 27h Q1 DEC_27 ENABLE EN Q0 RES* FFh DEC_FF CK A_RESET* LOAD = ATTESO_FF∙EN∙DEC_FF* + ATTESO_27∙EN∙DEC_27* + ATTESO_30∙EN∙DEC_30* ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30

31 Esercizi E5-1) Riprogettare la rete dell’esercizio 6 in modo che OUT assuma il valore logico 1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh, 27h e 30h Ad esempio, OUT=1 se i caratteri ricevuti (mentre EN=1) sono stati: FF-7A-80-9F-27-B2-30-…

32 Esercizio 7 Modificare l’esercizio precedente in modo che, in seguito al rilevamento della sequenza, l’uscita OUT assuma il valore logico 1 per un solo periodo di clock. Appena ricevuta una sequenza completa il controllo dei caratteri in ingresso deve riprendere immediatamente. A_RESET ? A_RESET EN EN OUT OUT IN[7..0] IN[7..0] CK

33 Soluzione 7.1 CK IN[7…0] 30h FFh FFh 27h 55h 30h 30h 16h 80h A_RESET
EN OUT (1) (2) (3)

34 30h 27h FFh EN EN 374 374 D Q D Q IN[7…0] 1 1 Q* Q* R* R* CK CK
374 374 8 D Q 8 8 D Q 8 8 IN[7…0] 1 1 Q* Q* R* R* CK CK A_RESET* A_RESET* 30h 27h FFh EN 1 FFD D Q OUT Q* R* CK A_RESET*

35 Soluzione 7.2 COUNTER X4 30h 27h FFh
Rispetto all’esercizio 6.2 è sufficiente modificare il comando di LOAD facendo in modo che LOAD=1 quando OUT=1 ? 1 OUT O3 DEC 2:4 EN ATTESO_30 O2 I1 IN[7…0] ATTESO_27 O1 I0 ATTESO_FF O0 8 EN∙DEC_FF 30h DEC_30 COUNTER X4 I1 I0 LOAD L 27h Q1 DEC_27 ENABLE EN Q0 RES* FFh DEC_FF CK A_RESET LOAD = ATTESO_FF∙EN∙DEC_FF* + ATTESO_27∙EN∙DEC_27* + ATTESO_30∙EN∙DEC_30* + OUT ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 Cosa accade se (con EN=1) la sequenza è 45-FF FF … ?

36 Esercizi E6-1) Riprogettare la rete dell’esercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh, 27h e 30h Ad esempio, OUT=1 se i caratteri ricevuti mentre EN=1 sono stati: FF-7A-80-9F-27-B2-30-… E6-2) Cosa accade alle soluzioni 6.1 e 6.2 se (mentre EN=1) la sequenza è: 45-FF FF … ?

37 Esercizio 8 Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[7..0] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza), 27h e 30h. Nel caso sia rilevata tale sequenza, due periodi di clock successivi a quello dell’ultimo carattere della sequenza ricevuto deve essere asserita l’uscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1. In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere. A_RESET A_RESET ? EN EN OUT OUT IN[7..0] IN[7..0] CK

38 CK IN[7…0] 30h FFh FFh 27h 55h 30h 18h 16h 80h A_RESET EN OUT (1) (2) (3)

39 Soluzione 8.1 30h 27h FFh EN EN 374 374 D Q D Q IN[7…0] 1 1 Q* Q* R*
374 374 8 D Q 8 8 D Q 8 8 IN[7…0] 1 1 Q* Q* R* R* CK CK A_RESET* A_RESET* 30h 27h FFh EN Il segnale EN condiziona l’ultimo carattere della sequenza 1 FFD FFD D Q D Q OUT Q* Q* R* R* CK CK A_RESET* A_RESET*

40 Soluzione 8.2 COUNTER X4 30h 27h FFh DEC 2:4 1 ATTESO_30 ATTESO_27
OUT FFD OUT_1 Q D O3 DEC 2:4 EN ATTESO_30 O2 Q* I1 R* IN[7…0] ATTESO_27 O1 I0 ATTESO_FF O0 CK 8 A_RESET* DEC_FF 30h DEC_30 COUNTER X4 I1 I0 LOAD L 27h Q1 DEC_27 ENABLE EN Q0 RES* FFh DEC_FF CK A_RESET* LOAD = (ATTESO_FF∙EN∙DEC_FF* + ATTESO_27∙EN∙DEC_27* + ATTESO_30∙EN∙DEC_30*)·OUT_1* ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)·OUT_1*

41 Esercizio 9 Progettare una rete dotata di tre ingressi E, A/I*, RESET e un’uscita OUT. Il segnale di ingresso A/I* influisce sulla rete solo se contemporaneamente E=1. L’uscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte, anche non consecutive, il valore 1 del segnale A/I* in presenza del segnale E=1. Ogni volta che il segnale A/I* vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento. Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se A/I*=0 ed E=1. Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000. A/I* A/I* ? E E OUT OUT A_RESET A_RES CLOCK

42 Soluzione 9.1 COUNTER X 8 E A/I* A/I* O2 O1 EN I2 I1 I0 E O2 O0 OUT
L’OR blocca il conteggio (EN=0), anche con E=1, se il contatore si trova nello stato 000 e il comando DOWN è asserito (A/I*=0). Perché ? A/I* O2 COUNTER X 8 O1 EN I2 I1 I0 E O2 O0 OUT A/I* U/D# O1 OUT LOAD O0 RESET O1 è strettamente necessario ? (No, perché ?) CLOCK A_RESET

43 Soluzione 9.2 Soluzione mediante sintesi formale: grafo -> tabella di flusso -> tabella delle transizioni,... NON SI USA !!!! A,0 B,0 C,0 D,0 E,0 F,1 E A/I* 0 – 1 0 0 – 1 1 1 0

44 Esercizio 10 Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit: mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM.

45 Segnali di decodifica:
Soluzione A15..A12 A11..A8 A7..A4 A3..A0 (0000h) (FFFFh) (2FFFh) (C000h) RAM_1 (8k) RAM_2 (2k) RAM_3 (2k) EPROM (16k) (1FFFh) (2000h) (27FFh) (2800h) CS_RAM_1=A15*·A13* CS_RAM_2=A15*·A13· A11* CS_RAM_3=A15*·A13· A11 CS_EPROM=A15 Segnali di decodifica: RAM (12K) EPROM (16K) 0000h 2FFFh C000h FFFFh

46 Indirizzi di memoria con A15=1
NOTA - La codifica semplificata implica l’attivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria. - Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metà dello spazio di indirizzamento) 0000h CS_EPROM=A15 Indirizzi di memoria con A15=1 EPROM (16K) 8000h C000h EPROM (16K) FFFFh

47 - Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0: CS_RAM_1=A15*·A13* Quindi, CS_RAM_1=1 per entrambi i seguenti intervalli di memoria: 0000h RAM_1 (8k) 1FFFh A15..A12 A11..A8 A7..A4 A3....A0 (0000h) RAM_1 (8k) 4000h (1FFFh) 5FFFh 8000h A15..A12 A11..A8 A7..A4 A3....A0 (4000h) (5FFFh) FFFFh

48 - Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0 : CS_RAM_2=A15*·A13·A11* Quindi, CS_RAM_2=1 per i seguenti quattro intervalli di memoria: A15..A12 A11..A8 A7..A4 A3....A0 0000h (2000h) (27FFh) 2000h RAM_2 (2k) 3000h RAM_2 (2k) A15..A12 A11..A8 A7..A4 A3....A0 4000h (3000h) 6000h (37FFh) RAM_2 (2k) 7000h RAM_2 (2k) 8000h A15..A12 A11..A8 A7..A4 A3....A0 (6000h) (67FFh) A15..A12 A11..A8 A7..A4 A3....A0 (7000h) (77FFh) FFFFh

49 - Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1 : CS_RAM_3=A15*·A13·A11 Quindi, CS_RAM_3=1 per i seguenti quattro intervalli di memoria: A15..A12 A11..A8 A7..A4 A3....A0 0000h (2800h) (2FFFh) 2800h RAM_3 (2k) A15..A12 A11..A8 A7..A4 A3....A0 3800h RAM_3 (2k) (3800h) (3FFFh) 6800h RAM_3 (2k) 7800h RAM_3 (2k) A15..A12 A11..A8 A7..A4 A3....A0 (6800h) (6FFFh) A15..A12 A11..A8 A7..A4 A3....A0 (7800h) (7FFFh) FFFFh

50 Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata. Nella figura seguente sono indicati solo gli indirizzi iniziali. 0000h RAM_1 (8k) 2000h RAM_2 (2k) 2800h RAM_3 (2k) 3000h RAM_2 (2k) 3800h RAM_3 (2k) RAM_1 (8k) 4000h 6000h RAM_2 (2k) 6800h RAM_3 (2k) 7000h RAM_2 (2k) 7800h RAM_3 (2k) EPROM (16K) 8000h EPROM (16K) C000h FFFFh

51 Esercizio 11 Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit: - mappare nello parte bassa dello spazio di indirizzamento k di RAM e nella parte alta 32k di EPROM Nel sistema sono presenti anche due dispositivi di I/O denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni): - mappare in memoria anche i due dispositivi di I/O D1 e D2 agli indirizzi 2000h e 1000h

52 Soluzione RAM: 1 chip da 32KB
RAM (00000h->07FFFh) CS_RAM = BA19*·CS_D1*·CS_D2* EPROM: 1 chip da 32KB EPROM (F8000h – FFFFFh) CS_EPROM = BA19 D1: Mappato in memoria all’indirizzo 02000h, occupa 2 locazioni (A0) nello spazio di indirizzamento. CS_D1 = BA19*·BA14*·BA13·BA12*·BA11*·BA10*·BA9*·BA8*·BA7*·BA6*· BA5*·BA4*·BA3*·BA2*·BA1* D2: Mappato in memoria all’indirizzo 01000h, occupa 4 locazioni (A1A0) nello spazio di indirizzamento. CS_D2 = BA19*·BA14*·BA13*·BA12·BA11*·BA10*·BA9*·BA8*·BA7*·BA6*· BA5*·BA4*·BA3*·BA2*

53 Esercizio 12 Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit: - mappare 32k di RAM nella parte bassa dello spazio di indirizzamento, 32k di RAM a partire dall’indirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento

54 Soluzione CS_RAM_1=A19*·A17*·A16* CS_RAM_2=A19*·(A17 + A16) oppure
00000h 00000h RAM_1 (32k) 07FFFh 10000h 1C000h 20000h RAM_2 (32k) 23FFFh 30000h CS_RAM_1=A19*·A17*·A16* CS_RAM_2=A19*·(A17 + A16) oppure CS_RAM_2=A19*·CS_RAM_1* CS_EPROM=A19 F0000h F0000h EPROM (64k) FFFFFh FFFFFh

55 Esercizio 13 Progettare una rete che genera il codice Johnson a 3 bit (000->100->110->111->011->001->000->…). ? A_RESET OUT2 IN OUT1 OUT0 CK

56 Soluzione OUT0 OUT1 OUT2 FFD FFD FFD D Q D Q D Q Q* Q* Q* R* R* R* A_RESET* A_RESET* A_RESET* CK NOTA - Poiché configurazioni adiacenti del codice Johnson differiscono di un solo bit, l’output del contatore può essere utilizzato per generare forme d’onda prive di alee.

57 Esercizio 14 Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello): 100->010->001->100->…. La rete è dotata di un comando di start asincrono (A_START) ? OUT2 A_START OUT1 OUT0 CK

58 Soluzione OUT0 OUT1 OUT2 1 1 FFD S* FFD S* FFD S* D Q D Q D Q Q* Q* Q*
R* R* R* 1 A_START CK

59 Esercizio 15 Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit.

60 Soluzione Nel caso n=2, OUT0 OUT1 1 1 FFD S* FFD S* D Q D Q Q* Q* R*
A_RESET CK

61 Esercizio 16 Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit. Il bit da trasferire è individuato mediante i due segnali di selezione S1 ed S0. La scrittura nel registro a 4 bit è abilitata dal segnale WER mentre la scrittura nel FFD è abilitata dal segnale WEF.

62 Soluzione S1 S0 1 Reg. 4 bit OUT WER IN[3..0] WEF CK OE O3 3 1 FFD D Q
1 OUT FFD D Q WER WE O2 2 4 O1 1 Q* IN[3..0] D[3..0] O0 WEF CK

63 Esercizio 17 Progettare una rete sincrona che quando il segnale ENABLE è attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3, FF2, FF1, FF0 nell’ipotesi che: - sia presente, oltre ai segnali che codificano la sorgente (S1,S0) e la destinazione (D1,D0) del trasferimento, anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo se il segnale ENABLE non è attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete

64 Soluzione Percorso logico dei dati nel caso: S1S0 = 11 D1D0 = 10
ENABLE = 1 OUT3 FF3 D Q Q* OUT2 FF2 D Q Q* OUT1 Reg. 4 bit FF1 OE D Q O3 WE O2 Q* 4 O1 IN[3..0] D[3..0] O0 OUT0 FF0 D Q Q* CK

65 OUT3 ENABLE D1 D0 OUT2 ENABLE S1 S0 OUT1 1 Reg. 4 bit WER IN[3..0]
1 OUT3 ENABLE EN DEC 2:4 3 DEC3 FFD D Q 2 DEC2 D1 I1 1 DEC1 Q* D0 I0 DEC0 DEC3 1 OUT2 ENABLE DEC 2:4 3 FFD EN D Q 2 S1 I1 1 Q* S0 I0 DEC2 1 OUT1 Reg. 4 bit FFD 1 OE D Q O3 WER WE O2 Q* 4 O1 IN[3..0] D[3..0] DEC1 O0 1 OUT0 FFD D Q Q* DEC0 CK WEF

66 Esercizio E’ possibile modificare la soluzione dell’esercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state ?