Una rete sequenziale asincrona è dotata di due

Presentazione sul tema: "Una rete sequenziale asincrona è dotata di due"— Transcript della presentazione:

1 Una rete sequenziale asincrona è dotata di due
ingressi X1, X2 e di un’uscita Z. I segnali X2 e X1 non cambiano mai di valore contemporaneamente. Il segnale d’uscita Z può modificare il suo valore solo quando si verifica o un fronte di salita di X1 o un fronte di salita di X2: nel primo caso si deve avere Z=1, nel secondo Z=0.

2 DIAGRAMMA DEGLI STATI Ogni stato è stabile per una sola configurazione d’ingresso. La Rete è di Moore, l’uscita dipende unicamente dagli stati.

3 TABELLA DEGLI STATI Dal diagramma si ottiene una tabella degli stati
incompletamente specificata, in particolare non potendo variare gli ingressi contemporaneamente ogni stato ha un’indifferenza nella transizione con ingressi opposti a quelli per cui lo stato è stabile. Semplifichiamo la rete determinando gli stati compatibili e le relative classi di compatibilità, poi selezioniamo il più piccolo insieme chiuso di tali classi (massime e non) che copra tutti gli otto stati definiti per il funzionamento della Rete.

4 TABELLA TRIANGOLARE DELLE IMPLICAZIONI
COPERTURA: Tutti gli stati iniziali della Rete devono essere presenti in almeno una classe di compatibilità tra quelle che si scelgono per la riduzione degli stati e della complessità. CHIUSURA: Tutti gli stati futuri di tutti gli stati per ogni Classe di compatibilità scelta (a meno di indifferenze) devono appartenere ad una sola Classe tra le scelte. In questo caso tutte le classi di compatibilità trovate sono massime, e il loro insieme è sicuramente chiuso e vengono coperti tutti gli stati della RSA.

5 DIAGRAMMA E TABELLA DEGLI STATI RIDOTTI
Dalla tabella ridotta si riscontrano delle corse, che sono però risolvibili introducendo una codifica ridondante con 3 variabili di stato invece che 2, in modo da avere 8 configurazioni delle variabili di stato: 4 usate per gli stati ridotti e le restanti per poter risolvere le corse con transizioni aggiuntive. Tali corse si potevano eliminare anche usando altre codifiche con solo 2 variabili di stato, come sulle slide del corso. AE BH FG CD

6 TABELLA DELLE TRANSIZIONI
Codifica degli Stati adoperata, ridondante. Le caselle colorate indicano i punti di partenza e arrivo delle transizioni con corsa; i numeri colorati indicano tutti i passaggi per arrivare a fine transizione.

7 MAPPA DI KARNAUGH Le caselle colorate indicano i punti di partenza e arrivo della transizione, I colori indicano i percorsi adottati per l’eliminazione della corsa interessata

8 SINTESI DELLE VARIABILI DI STATO E DELL’USCITA
Z = Y1 USCITA RSA Y1 = !X2 * Y1 + X1 * !X2 * !Y3 + X1 * Y1 * !Y3 + Y2 Y2 = X2 * Y2 + X1 * X2 * !Y1 * !Y2 VARIABILI DI STATO Y3 = X1 * Y3 + X1 * X2 * Y1 * !Y2 Essendo stati usati i massimi raggruppamenti rettangolari che coprono almeno 1 non coperti da altri raggruppamenti abbiamo ottenuto una somma irridondante di implicanti primi essenziali, ma la rete non è di costo minimo in quanto la codifica adottata è ridondante ed è stata usata per l’eliminazione delle corse. Ora possiamo realizzare il Progetto in VHDL, basta definire i segnali nella Entity e descriverne il comportamento nell’Architecture, riscrivendo le stesse sintesi con il linguaggio VHDL. Si poteva realizzare anche con un process nell’architecture, mediante una descrizione comportamentale.

9 TEST BENCH: PROCESSO DI STIMOLI

10 SIMULAZIONE BEHAVIORAL
Y3 Y2 Y1 ALFA 000 BETA 001 DELTA 011 GAMMA 100

11 SIMULAZIONE POST ROUTE
Y3 Y2 Y1 ALFA 000 BETA 001 DELTA 011 GAMMA 100