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Diagramma degli stati che descrive il comportamento della rete
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A B ---- D A B C E C D F G D F E C F H D H G I A H G A L I B L I ABCDEFGHILABCDEFGHIL 00 01 11 10 00 01 10 00 P Q Tabella degli stati derivabile dallo schema. Gli stati A,B,I,L fanno parte dello stato '0' della rete; gli stati C, D, E, F dello stato '1' e, infine, gli stati G,H dello stato '2'. Tramite un'opportuna tabella è possibile arrivare a determinare le coppie di state compatibili: AB, CE, FD, IL, GH.
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000 010 000 001 011 111 011 010 011 000 100 101 ------ 100 001 ------ 101 ------ 000 001 011 010 100 Associo ad ogni coppia di stati compatibili un nome e una codifica binaria, poi li rappresento tramite tabella di transizione. Inoltre elimino tutte le possibili corse critiche. AB α 0 0 0 IL β 0 0 1 FD γ 0 1 1 EC δ 0 1 0 GH ε 1 0 0 101 111 110 00 01 10 -- 00 01 11 10 Y3 y2 y1
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Dalla tabella è possibile sintetizzare le 3 variabili di stato e le uscite p e q: P <= (y3)!RES Q <= (!y3y2)!RES y3 <= (y2y1b + by3 + y3!y1!y2a)!RES y2 <= (!y3y2 + !y1!y3a)!RES y1 <= (!by2 + y2y1 + a!y2y1!y3 + y3a!b)!RES Ho inoltre aggiunto a tutti i segnali sintetizzati tramite sintesi diretta un segnale di reset, in modo che quando asserito porti tutte le variabili di stato e le uscite a 0; in altre parole inizializza la rete allo stato '0'.
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Codice vhdl usato per risolvere l'esercizio, altro non è che la traduzione in vhdl della sintesi ottenuta attraverso la tabella delle transizioni.
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Test Bench per testare il funzionamento della rete: Resetto inizialmente la rete tramite il segnale RES. La faccio passare attraverso le varie fasi di funzionamento.
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Simulazione Behavioral, possiamo vedere chiaramente il passaggio fra le 3 fasi caratterizzate dalle uscite 00, 01 e 10.
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Simulazione Timing, il comportamento della rete rimane identico, sono solamente presenti dei minimi ritardi nella variazione delle uscite.
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